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FPGA Data Capture Component Generator

FPGAデータキャプチャコンポーネントの構成と生成

説明

FPGA Data Capture Component Generator ツールは、FPGA 上で実行されている設計からデータをキャプチャするためのコンポーネントを構成および生成します。生成されたコンポーネントは、FPGA から信号データのウィンドウをキャプチャし、そのデータを MATLAB^® または Simulink^® に返します。

このツールを使用するには、既存の HDL 設計と FPGA プロジェクトが必要です。信号をキャプチャするために、HDL Verifier™ は、HDL プロジェクトに統合し、設計の残りの部分とともに FPGA に展開する必要がある IP コアを生成します。

このツールの Generate ボタンは、次のコンポーネントを生成します。

• FPGA 設計に統合するための HDL IP コア。キャプチャしてトリガーとして使用する信号を接続し、クロックとクロック イネーブルを接続します。

• 生成されたファイルのリストと次の手順の指示を含む生成レポート。

• キャプチャ パラメータを設定し、MATLAB ワークスペースにデータをキャプチャするためのツール。FPGA Data Capture を参照してください。

• hdlverifier.FPGADataReader System object™ のカスタマイズされたバージョンであり、データの設定とキャプチャを行うための代替のプログラム的な方法を提供します。

• カスタマイズされた FPGA Data Reader ブロックを含む Simulink モデル。DSP System Toolbox™ ライセンスをお持ちの場合、このモデルはキャプチャした信号を Logic Analyzer 波形ビューアにストリーミングします。それ以外の場合、Scope ブロックは信号を表示します。

• generatedIPName_gensettings.mat 形式の MAT ファイル。ここで、generatedIPName は生成された HDL IP コアの名前です。この MAT ファイルには、データ キャプチャ ビルド パラメータが保持されます。次の反復で同じデザインを再ロードするには、この MAT ファイルを generateFPGADataCaptureIP 関数の入力引数として指定します。

ワークフローの概要については、データキャプチャワークフロー を参照してください。

JTAG 接続を介した Xilinx^® FPGA ボードでは、複数の FPGA データ キャプチャ IP を使用して、異なるクロック ドメインからデータをキャプチャし、FPGA 設計をデバッグできます。複数の FPGA データ キャプチャの詳細については、非同期データのキャプチャ を参照してください。

FPGA Data Capture Component Generator を開く

MATLAB コマンド プロンプトで、このコマンドを入力します。

generateFPGADataCaptureIP

最新の設計のパラメータを再ロードするには、restore 引数を使用します。

generateFPGADataCaptureIP('restore',true);

すでに生成して MAT ファイルに保存した設計のパラメータを再ロードするには、matFile 引数を使用します。

generateFPGADataCaptureIP('datacapture1_gensettings.mat');

ここで、datacapture1 は、生成された IP 名 パラメータで指定した、生成された HDL IP コアの名前です。

例

• FPGA データ キャプチャを使用して Intel FPGA ボードからオーディオ信号をキャプチャする
• FPGA データ キャプチャを使用して Xilinx FPGA ボードから温度センサー データをキャプチャする

パラメーター

ターゲット

FPGA vendor — FPGAおよびソフトウェアベンダー

Altera (既定値) | Xilinx

利用可能なベンダーは、インストールされている HDL Verifier サポート パッケージによって異なります。Intel^® (Altera^®) および Xilinx ボードには個別のサポート パッケージがあります。

Connection type — 接続チャネルの種類

JTAG (既定値) | PL Ethernet | PS Ethernet

接続チャネルのタイプを JTAG、PL Ethernet、または PS Ethernet として選択します。

メモ

PL イーサネットおよび PS イーサネット接続は、Xilinx デバイスでのみ使用できます。

Destination folder — 生成されたファイルを保存する場所

hdlsrc (既定値) | 文字ベクトル | string スカラー

生成されたファイルを保存する場所。ホスト コンピューター上のフォルダーの名前として指定されます。

データ型: char | string

Number of data capture IPs — 生成するデータキャプチャIPの数

1 (既定値) | 2 | 3 | 4 | 5 | 6 | 7 | 8

生成するデータ キャプチャ IP の数を選択します。

Generated IP language — 生成された HDL IP コアに使用される言語

VHDL (既定値) | Verilog

生成された HDL IP コアに使用する言語として Verilog または VHDL を選択します。

端子

Generated IP name — 生成されたコンポーネントの名前

文字ベクトル

この名前は、生成された HDL IP コア、System object、および Simulink モデルに使用されます。

Port Name — 生成された IP 上の入力ポートの名前

文字ベクトル | string スカラー

名前は HDL ファイル内の信号名と一致する必要はありません。この名前は次の目的で使用されます:

• 生成された HDL IP コアの入力ポート。この信号は、IP 内部では、Use As の選択に応じて、キャプチャ バッファーにルーティングされるか、トリガー条件とキャプチャ条件の一部として使用されます。

• キャプチャされたデータの構造フィールドがMATLABワークスペースに返されます

• 生成されたSimulinkブロックのポート

• キャプチャ時のトリガー、キャプチャ条件、およびデータ タイプ パラメータ エディタ内の信号の表

データ型: char | string

Bit Width — 信号内のビット数

正の整数

この数値は HDL IP ポート定義を生成するために使用され、キャプチャ バッファの合計幅に影響します。キャプチャ時にキャプチャしたデータのデータ型を指定できます。

メモ

Fixed-Point Designer™ がない場合、データ キャプチャは uint8 などの組み込みデータ型のみを返すことができます。生成された IP のポートは、組み込みデータ型のサイズ (1、8、16、32、または 64 ビット) に一致するように指定する必要があります。固定小数点データ型と任意のサイズのキャプチャ信号を有効にするには、Fixed-Point Designer をお勧めします。

Use As — IPロジック内で信号がどのようにルーティングされるか

Both trigger and data (既定値) | データ | Trigger

信号を Data として指定すると、信号はサンプル バッファーにキャプチャされ、MATLAB に返されますが、トリガー条件とキャプチャ条件には寄与できません。信号を Trigger として指定すると、キャプチャ時にトリガー条件とキャプチャ条件を定義するために使用できますが、キャプチャされずに MATLAB に返されます。信号を Both trigger and data として使用するように指定することもできます。

キャプチャ

Sample depth — 各信号でキャプチャされたサンプルの数

128 (既定値) | 256 | 512 | 1024 | 2048 | 4096 | 8192 | 16384 | 32768 | 65536 | 131072 | 262144 | 524288 | 1048576

このパラメータを使用して、生成された HDL IP コアのメモリのサイズを指定します。メモリの幅は、データ信号の総ビット幅です。

サンプル深度を指定するときは、データの読み取り時に構成する予定のウィンドウの数を考慮してください。これらは、各キャプチャ ウィンドウのウィンドウ深度に影響するためです。ウィンドウ深度は、サンプル深度をキャプチャ ウィンドウの数で割ったものです。FPGA Data Capture ツールの キャプチャ ウィンドウの数 パラメータを使用するか、hdlverifier.FPGADataReader System object のプロパティを使用して、キャプチャ ウィンドウの数を指定します。

たとえば、サンプル深度が 4096 で、キャプチャ ウィンドウの数が 4 の場合、各キャプチャ ウィンドウのウィンドウ深度は 1024 になります。

Max trigger stages — トリガー条件を提供するためのトリガーステージの最大数

1 (既定値) | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10

このパラメータを使用して、順次トリガーを有効にします。FPGA から指定されたデータをキャプチャするには、複数の段階でトリガー条件のセットを指定します。シーケンシャル トリガーの詳細については、シーケンシャルトリガー を参照してください。

Max trigger stages を指定するときは、トリガー条件を構成する予定のトリガー ステージの最大数を考慮してください。FPGA Data Capture ツールの トリガー ステージの数 パラメータを使用するか、hdlverifier.FPGADataReader System object の NumTriggerStages プロパティを使用して、トリガー ステージの数を指定します。

たとえば、トリガー ステージの最大数が 4 の場合、トリガー ステージの数は 1、2、3、または 4 になります。

Include capture condition logic — HDL IP コアにキャプチャ条件ロジックを含めるオプション

off (既定値) | on

HDL IP コアにキャプチャ条件ロジックを含めるには、このパラメータを選択します。取得条件を使用して FPGA から取得するデータを制御する取得条件ロジックを含めます。HDL IP コアは、各クロック サイクルでキャプチャ条件を評価し、キャプチャ条件を満たすデータのみをキャプチャします。取得条件の詳細については、捕獲条件を参照してください。

取得条件を FPGA Data Capture ツールまたは hdlverifier.FPGADataReader System object で設定します。

イーサネット設定

IP address — ターゲット FPGA ボード上のイーサネット ポートの IP アドレス (Xilinx のみ)

192.168.0.2 (既定値) | ドット付き四角形の値

ターゲット FPGA ボード上のイーサネット ポートのインターネット プロトコル (IP) アドレスをドット区切りの 4 つの値として指定します。ターゲット IP アドレスは、3 つのドットで区切られた 0 ～ 255 の範囲の整数で構成される 4 つの数字のセットである必要があります。

依存関係

このパラメータを有効にするには、Target セクションで、FPGA vendor を Xilinx に、Connection type を PL Ethernet に設定します。

Port address — 対象 FPGA ボードの UDP ポート番号 (Xilinx のみ)

50101 (既定値) | 255 から 65,535 までの整数

ターゲット FPGA ボードのユーザー データグラム プロトコル (UDP) ポート番号を 255 ～ 65,535 の整数として指定します。

依存関係

このパラメータを有効にするには、Target セクションで、FPGA vendor を Xilinx に、Connection type を PL Ethernet に設定します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64

Interface type — ターゲット FPGA ボードのイーサネット インターフェイスのタイプ (Xilinx のみ)

GMII (既定値) | MII | SGMII

ターゲット FPGA ボードのインターフェイスに基づいて、イーサネット インターフェイス タイプとして GMII、MII、または SGMII を選択します。

依存関係

このパラメータを有効にするには、Target セクションで、FPGA vendor を Xilinx に、Connection type を PL Ethernet に設定します。

バージョン履歴

R2017a で導入

参考

FPGA Data Capture | generateFPGADataCaptureIP

トピック

• データキャプチャワークフロー
• 非同期データのキャプチャ