非同期データのキャプチャ

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複数の FPGA データキャプチャ IP を使用して、異なるクロックドメインからデータをキャプチャし、FPGA 設計をデバッグします。データキャプチャ IP は、FPGA から複数の信号データウィンドウをキャプチャし、JTAG インターフェイスを介してデータを MATLAB^® に返します。

メモ

JTAG インターフェイスを介して Xilinx^® デバイスをターゲットとする場合にのみ、複数のデータキャプチャ IP を有効にできます。

FPGA Data Capture Component Generator ツールを使用して、複数のデータキャプチャ IP を生成します。addFPGADataCaptureToVivado 関数を使用して、生成された IP を JTAG デバッグハブ IP とともに Vivado^® ユーザーリポジトリに追加します。JTAG デバッグハブ IP は、ホストマシン上の MATLAB および FPGA デザイン内の各データキャプチャ IP と通信します。次に、非同期データをキャプチャするには、これらの IP を手動で Vivado プロジェクトに統合し、デザインの残りの部分とともに FPGA に展開します。

データキャプチャIPの設定と生成

FPGA Data Capture Component Generator ツールを使用して、データキャプチャ IP を構成および生成します。ツール内:

Number of data capture IPs を 1 より大きい値に設定します。
Generated IP name パラメータを使用して、各データキャプチャ IP に一意の名前を指定します。
各データキャプチャ IP のポート名とサイズを指定します。これらのポートは、キャプチャする信号と、各キャプチャのトリガーとして使用する信号に接続します。
返すサンプル数、トリガーステージの最大数、各データキャプチャ IP のキャプチャ条件ロジックを含めるかどうかを指定します。
[生成] をクリックします。

ツールは、指定された宛先フォルダーに次のデータキャプチャコンポーネントを生成します。

データキャプチャIPに特有

FPGA 設計に統合するためのパッケージ化された IP コア。各 IP コアには以下が含まれます。
- キャプチャする信号やトリガー条件の一部として使用する信号ごとのポート。
- 各信号に対して要求したサンプル数をキャプチャするためのメモリ。
- JTAG デバッグハブ IP と通信するためのインターフェイスロジック (BSCAN 従属インターフェイス)。
- 実行時に構成できるトリガーおよびキャプチャ条件ロジック。
- FPGA からのデータフローを制御するためのキャプチャ準備完了信号。
- JTAG デバッグハブ IP からデータキャプチャ IP を制御するための FDC_active 信号。
生成されたファイルのリストと次の手順の指示を含む生成レポート。
キャプチャパラメータを設定し、MATLAB ワークスペースにデータをキャプチャするためのツール。
データキャプチャ System object™ のカスタマイズされたバージョン。データの構成とキャプチャを行うための代替のプログラム的な方法を提供します。
generatedIPName_gensettings.mat 形式の MAT ファイル。generatedIPName は生成されたデータキャプチャ IP の名前です。この MAT ファイルには、次の反復で同じデザインを再ロードするためのデータキャプチャビルドパラメータが保持されます。

すべてのデータキャプチャIPに共通

すべてのデータキャプチャ IP のキャプチャパラメータを設定し、複数のデータ信号を MATLAB ワークスペースにキャプチャするためのツール。
生成されたすべてのデータキャプチャ IP のビルドパラメータを保持する MAT ファイル multipleDatacaptureIPs_gensettings.mat。次の反復で同じデザインを再ロードするには、この MAT ファイルを generateFPGADataCaptureIP 関数の入力引数として指定します。

生成された IP を Vivado プロジェクトに追加する

addFPGADataCaptureToVivado 関数を使用して、生成されたパッケージ化された IP コアと JTAG デバッグハブ IP を Vivado ユーザーリポジトリに追加します。

Vivado プロジェクトを作成します。
指定されたフォルダー内の HDL IP を指定された Vivado プロジェクトに追加します。
```
addFPGADataCaptureToVivado("vivadoProjectPath",DataCaptureIPFolder="destinationFolder");
```
ここで、vivadoProjectPath は Vivado プロジェクトの場所の名前であり、destinationFolder は生成された IP コアが含まれるフォルダーの名前です。
たとえば、次のコマンドは、hdlsrc フォルダー内のデータキャプチャ IP と JTAG デバッグハブ IP を C:\test_design_zc706\hdl_prj\vivado_ip_prj\vivado_prj.xpr Vivado プロジェクトに追加します。
```
addFPGADataCaptureToVivado("C:\test_design_zc706\hdl_prj\vivado_ip_prj\vivado_prj.xpr", ...
DataCaptureIPFolder="hdlsrc");
```

生成されたIPをVivadoデザインに統合する

FPGA データをキャプチャするには、データキャプチャ IP を Vivado デザインに統合します。ホストコンピューターは JTAG デバッグハブ IP と通信するため、すべてのデータキャプチャ IP をハブ IP に接続する必要があります。IP を統合するには、生成レポートの指示に従います。

Vivado プロジェクトを開きます。
データキャプチャ IP と JTAG デバッグハブ IP を Vivado ブロックデザインに追加します。
キャプチャとトリガーを要求した信号にデータキャプチャ IP を接続します。
各データキャプチャ IP の BSCAN 従属 (BSCAN_S) インターフェイスを JTAG デバッグハブ IP の BSCAN マネージャー (BSCAN_M) インターフェイスに接続します。
JTAG デバッグハブ IP の複数の BSCAN マネージャーインターフェイスを有効にするには、ハブ IP で DataCapture IP の数 を必要な値に設定します。
Versal^® のみ — Vivado Tcl コンソールでこのコマンドを実行して、JTAG デバッグハブ IP を Xilinx Versal プラットフォーム CIPS IP の BSCAN_USER2 インターフェイスに接続します。
```
source ./insertVersalFPGADataCaptureIP.tcl
```
BSCAN_USER2 インターフェイスを有効にするには、CIPS IP で PL BSCAN1 インターフェイスを有効にします。
各データキャプチャ IP のデータキャプチャ ID が一意であり、対応するデータキャプチャ System object の DataCaptureID と一致していることを確認します。
データキャプチャ ID を更新するには、データキャプチャ IP で、データキャプチャ ID を必要な値に設定します。
データキャプチャ IP の clk、clk_enable、および入力データポートを接続して、ブロック設計を完了します。

プロジェクトをコンパイルし、JTAG ケーブルを介して新しいイメージで FPGA をプログラムします。