DUT 端子のコンフィギュレーションパラメーター

これらのパラメーターは、[コンフィギュレーションパラメーター] ダイアログボックスの [HDL コード生成] 、 [グローバル設定] の [端子] タブにあります。

トリガー信号をクロックとして使用

この設定は、[コンフィギュレーションパラメーター] ダイアログボックスの [HDL コード生成] 、 [グローバル設定] 、 [端子] タブのパラメーターです。

設定

既定の設定: オフ

オン: Triggered Subsystem について、トリガー入力信号を生成された HDL コード内でクロックとして使用します。[コンフィギュレーションパラメーター] ダイアログボックスの [クロックエッジ] 設定が、Triggered Subsystem 内の Trigger ブロックの [トリガータイプ] と一致していることを確認します。
オフ: Triggered Subsystem について、トリガー入力信号を生成された HDL コード内でクロックとして使用しません。

コマンドライン情報

プロパティ: TriggerAsClock

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'off'

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、トリガー信号を sfir_fixed/symmetric_fir DUT サブシステム内にある Triggered Subsystem のクロックとして使用する HDL コードを生成するには、次のいずれかの方法を使用します。

プロパティを引数として関数 makehdl に渡す。

makehdl ('sfir_fixed/symmetric_sfir','TriggerAsClock','on')

hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。
```
hdlset_param('sfir_fixed','TriggerAsClock','on')
makehdl('sfir_fixed/symmetric_fir')
```

調整可能なパラメーターの HDL DUT 端子生成の有効化

生成された HDL コードで、調整可能なパラメーターの DUT 入力端子が生成されないようにするには、この設定を無効にしてください。

設定

既定の設定: オン

オン: コードジェネレーターは、生成 HDL コード内に調整可能なパラメーターに対応する DUT 入力端子を生成します。
オフ: コードジェネレーターは、調整可能なパラメーターを保持し、生成 HDL コード内に DUT 入力端子を生成しません。off を選択すると、コード生成が高速になる可能性があります。

コマンドライン情報

プロパティ: GenDUTPortForTunableParam

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、信号を sfir_fixed/symmetric_fir DUT サブシステムの調整可能なパラメーターとして指定した後で、HDL コード内で DUT 入力端子を生成するには、次のいずれかの方法を使用します。

プロパティを引数として関数 makehdl に渡す。

makehdl ('sfir_fixed/symmetric_sfir','GenDUTPortForTunableParam','on')

hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。
```
hdlset_param('sfir_fixed','GenDUTPortForTunableParam','on')
makehdl('sfir_fixed/symmetric_fir')
```

参考

調整可能なパラメーターの DUT 端子を生成する

生成された DUT 入力端子の遅延の均衡化

生成された DUT 入力端子パスに遅延を挿入して一致させる場合は、この設定を有効にします。入力が安定しているパスに HDL Coder™ が一致させるための遅延を挿入しないようにする場合は、この設定を無効にします。ハードウェアで設計を実行しているときに、生成された DUT 入力端子に関連付けられた調整可能なパラメーターを変更しない場合は、この設定を無効にします。DUT の安定しているパスで一致させるための遅延を回避すると、設計に必要なリソースの量が削減されます。

設定

既定の設定: オン

オン: HDL Coder は、生成された HDL コード内の調整可能なパラメーター信号に対して生成された DUT 入力端子のパスに、一致させるための遅延を挿入します。
オフ: HDL Coder は、生成された HDL コード内の調整可能なパラメーター信号に対して生成された DUT 入力端子のパスに、一致させるための遅延を挿入しません。

依存関係

このパラメーターを無効にするには、[調整可能なパラメーターの HDL DUT 入力端子の生成を有効にする] チェックボックスをオンにします。

コマンドライン情報

プロパティ: BalanceDelaysForTunableParam

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、信号を sfir_fixed/symmetric_fir DUT サブシステムの調整可能なパラメーターとして指定した後、HDL コード内で生成された DUT 入力端子パスで一致させるための遅延を回避するには、次のいずれかの方法を使用します。

プロパティを引数として関数 makehdl に渡す。

makehdl('sfir_fixed/symmetric_sfir',...
    'BalanceDelaysForTunableParam','off')

hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。
```
hdlset_param('sfir_fixed','BalanceDelaysForTunableParam','off')
makehdl('sfir_fixed/symmetric_fir')
```

参考

調整可能なパラメーターの DUT 端子を生成する

テストポイントの HDL DUT 端子生成の有効化

生成された HDL コードで、テストポイント信号の DUT 出力端子を生成するには、この設定を有効にしてください。

設定

既定の設定: オフ

オン: この設定を有効にすると、コードジェネレーターは、生成 HDL コード内にテストポイント信号に対応する DUT 出力端子を生成します。これらの信号に対応する出力端子に Scope ブロックを接続することで、テストポイント信号を観察し、設計をデバッグできます。
オフ: この設定を無効にすると、コードジェネレーターは、テストポイント信号を保持し、生成 HDL コード内に DUT 出力端子を生成しません。

メモ

Stateflow^® Chart 内のステートにテストポイントを指定した場合、この設定はコードジェネレーターで無視されます。

コマンドライン情報

プロパティ: EnableTestpoints

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'off'

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、信号を sfir_fixed/symmetric_fir DUT サブシステムのテストポイントとして指定した後で、HDL コード内で DUT 出力端子を生成するには、次のいずれかの方法を使用します。

プロパティを引数として関数 makehdl に渡す。

makehdl ('sfir_fixed/symmetric_sfir','EnableTestpoints','on')

hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。
```
hdlset_param('sfir_fixed','EnableTestpoints','on')
makehdl('sfir_fixed/symmetric_fir')
```

参考

HDL Coder によるテストポイント信号のモデル化およびデバッグ

生成された DUT 出力端子の遅延の均衡化

生成された DUT 出力端子パスに遅延を挿入して一致させる場合は、この設定を有効にします。テストポイントに対して生成された出力端子へのパスに HDL Coder が一致させるための遅延を挿入しないようにする場合は、この設定を無効にします。DUT のテストポイントの出力端子パスで一致させるための遅延を回避すると、設計に必要なリソースの量が削減され、テストポイントのレイテンシが低減されます。テストポイント信号にレイテンシを追加せずに直接ハードウェアを調査する場合は、このプロパティを無効にします。

メモ

このプロパティを無効にすると、元のモデルにおけるテストポイントのシミュレーション動作に影響を及ぼします。

設定

既定の設定: オン

オン: HDL Coder は、生成された HDL コード内のテストポイント信号に対して生成された DUT 出力端子のパスに、一致させるための遅延を挿入します。
オフ: HDL Coder は、生成された HDL コード内のテストポイント信号に対して生成された DUT 出力端子のパスに、一致させるための遅延を挿入しません。

依存関係

このパラメーターを無効にするには、[テストポイントの HDL DUT 出力端子の生成を有効にする] チェックボックスをオンにします。

コマンドライン情報

プロパティ: BalanceDelaysForTestpoints

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、信号を sfir_fixed/symmetric_fir DUT サブシステムのテストポイントとして指定した後、HDL コード内で生成された DUT 出力端子パスで一致させるための遅延を回避するには、次のいずれかの方法を使用します。

プロパティを引数として関数 makehdl に渡す。

makehdl('sfir_fixed/symmetric_sfir',...
    'BalanceDelaysForTestpoints','off')

hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。
```
hdlset_param('sfir_fixed','BalanceDelaysForTestpoints','off')
makehdl('sfir_fixed/symmetric_fir')
```

参考

HDL Coder によるテストポイント信号のモデル化およびデバッグ

端子のスカラー化

VHDL^® コード内のベクトル端子をスカラー端子の構造体にフラット化します。

設定

既定の設定: オフ

On: ベクトル端子のコードを生成する際にスカラー端子の構造体を生成します。
Off: ベクトル端子のコードを生成する際に、ベクトル端子の型定義と端子宣言を生成します。
DUT レベル: ベクトル端子のコードを生成する際に、DUT レベルのみに存在するベクトル端子のスカラー端子の構造体を生成します。DUT サブシステムは、モデルの最上位レベルに存在する必要はありません。

依存関係

このオプションは、ターゲット言語 ([言語] オプションで指定) が VHDL の場合に有効になります。

コマンドライン情報

プロパティ: ScalarizePorts

型: 文字ベクトル

値: 'on' | 'off' | 'dutlevel'

既定の設定: 'off'

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

参考

生成された VHDL コードのベクトル端子のスカラー化

FPGA 展開における I/O ピンの最大数

ターゲット FPGA の I/O ピンの最大数を指定します。

設定

既定の設定: 5000。

生成されたコードの DUT ピン数がこのパラメーターで設定した I/O ピンの最大数を超えると、HDL Coder は HDL コード生成チェックレポートに警告を生成します。

コマンドライン情報

プロパティ: IOThreshold

タイプ: int32

値: 正の整数

既定の設定: 5000

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

参考

coder.HdlConfig