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クロッキングとマルチレート設計

R2026a

クロック生成、マルチレートモデルの HDL コード生成のガイドライン

単一または複数のクロックおよびクロック制御要素 (クロックのリセットやタイミングコントローラーなど) を使用してマルチレートモデル用の HDL コードを生成します。

トピック

マルチレートモデルからのコード生成
単一クロック、シングルタスクマルチレートモデルの HDL コード生成の概要。
HDL Coder でのクロックバンドル信号の生成
HDL Coder™ が HDL コードでクロック信号、リセット信号、クロックイネーブル信号を生成する方法。
グローバルオーバーサンプリングクロックの生成
グローバルオーバーサンプリングクロックを生成して DUT を大規模な設計に統合する。
マルチレートモデルの HDL コード生成に関する要件
HDL コード生成のためのマルチレートモデルとブロックの設定に関するガイドライン
マルチレートモデルのタイミングコントローラー
マルチレートモデルのタイミングコントローラーとクロックイネーブルについて学習する。
タイミングコントローラーに対するリセットの生成
タイミングコントローラーのリセット生成方法。
HDL コード生成のための Triggered Subsystem の使用
Triggered Subsystem と [Trigger As Clock] プロパティの使用方法、HDL コードの生成方法。
Use Triggered Subsystem for Asynchronous Clock Domain
Design a model for an asynchronous clock domains using triggered subsystems.
Generate Clock Enable Signals
Generation of clock enable signals in your DUT for single rate and multirate models.
Customize Clock Bundle Names in Generated Code
Learn how to customize clock bundle names in the generated code.