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タイミング コントローラーに対するリセットの生成

マルチレート DUT においてクロック、クロック イネーブル、リセット信号を生成するタイミング コントローラーのリセット端子を生成することができます。生成されたコードでは、タイミング コントローラーのリセットは DUT の入力端子です。

タイミング コントローラー リセット端子生成の要件

設計には単一クロック モードを使用しなければなりません。つまり、ClockInputs プロパティの値が 'Single' でなければなりません。

タイミング コントローラーのリセット生成方法

タイミング コントローラーのリセット端子を生成するには、TimingControllerArch プロパティを makehdl または hdlset_param を使用して 'resettable' に設定します。

タイミング コントローラーのリセット端子の生成を無効にするには、TimingControllerArch プロパティを 'default' に設定します。

たとえば、モデル sfir_fixed に対しては、次のように入力してタイミング コントローラーのリセット端子を指定します。

hdlset_param('sfir_fixed','TimingControllerArch','resettable')

タイミング コントローラーのリセット端子生成に関する制限

次のワークフローは、タイミング コントローラーのリセット端子生成との互換性がありません。

  • FPGA ターンキー

  • FPGA インザループ

  • カスタム IP コアの生成