Switch Case Action Subsystem

Switch Case ブロックによって実行が有効になるサブシステム

ライブラリ:
Simulink / Ports & Subsystems

説明

Switch Case Action Subsystem ブロックは、実行が Switch Case ブロックで制御されるサブシステムを作成するときの開始点として事前構成されている Subsystem ブロックです。Switch Case ブロックへの入力端子は、[Case 条件] パラメーターを使用して定義されたケースを選択します。入力値と選択されたケースに応じてアクション信号が送信され、Switch Case Action Subsystem ブロックが実行されます。サブシステムの実行は、サブシステム内に配置された Action Port ブロックで制御されます。

Simulink^® は Switch Case Action Subsystem ブロックに設定された優先順位を無視します。代わりに、サブシステムの実行を開始する Switch Case ブロックに優先順位を設定します。

Switch Case Action Subsystem ブロック内のすべてのブロックは、駆動 Switch Case ブロックと同じレートで実行しなければなりません。この要件は、各ブロックのサンプル時間パラメーターを継承 (-1) または、Switch Case ブロックのサンプル時間と同じ値を設定することで達成できます。

Switch Case Subsystem ブロックからの信号のマージ

この例では、複数のサブシステム出力信号から 1 つの信号を作成する方法を示します。Switch Case ブロックは一連のサブシステムから 1 つの If Action Subsystem ブロックの実行を選択します。Switch Case ブロックが選択するサブシステムに関係なく、Merge ブロックを使用して結果として 1 つの信号を作成できます。モデルを開くには、ex_switch_case_block を参照してください。

例

Simulink Subsystem のセマンティクス

この一連の例では、さまざまなタイプの Simulink® Subsystem と、これらの Subsystem のシミュレーション実行時にどのようなセマンティクスが使用されるかという例を示します。各例では、モデルと、そのモデルの実行方法に関する違いを説明しています。

モデルを開く

端子

入力

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In1 — サブシステムへの信号入力
スカラー | ベクトル | 行列

Inport ブロックをサブシステム内に配置することで、Subsystem ブロックへの外部入力端子が追加されます。端子ラベルは Inport ブロックの名前と一致します。

ローカル環境から信号を取得するには、Inport ブロックを使用します。

Action — サブシステムへの信号入力の制御
スカラー | ベクトル | 行列

Action Port ブロックをサブシステム内に配置することで、Subsystem ブロックへの外部入力端子が追加され、ブロックが Switch Case Action Subsystem ブロックに変更されます。

Switch Case ブロックから Switch Case Action Subsystem ブロックへの一点鎖線は "アクション" 信号を表します。アクション信号は、Switch Case Action Subsystem ブロックのアクション端子に接続された制御信号です。アクション信号のメッセージによってサブシステムの実行が開始されます。

データ型: action

出力

すべて展開する

Out1 — サブシステムからの信号出力
スカラー | ベクトル | 行列

Outport ブロックをサブシステム内に配置することで、Subsystem ブロックの出力端子が追加されます。サブシステムブロック上の端子ラベルは Outport ブロックの名前です。

信号をローカル環境に送信するには、Outport ブロックを使用します。

ブロックの特性

データ型	`Boolean^a` \| `bus^a` \| `double^a` \| `enumerated^a` \| `fixed point^a` \| `half^a` \| `integer^a` \| `single^a` \| `string^a`
直達	`いいえ`
多次元信号	`はい^a`
可変サイズの信号	`はい^a`
ゼロクロッシング検出	`いいえ`
^a 実際のデータ型または機能のサポートは、ブロックの実装に依存します。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

実際のコード生成のサポートは、ブロックの実装に依存します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL アーキテクチャ

アーキテクチャ説明

Module (既定値) サブシステムとそのサブシステム内のブロックのコードを生成します。

アーキテクチャ	説明
`Module` (既定値)	サブシステムとそのサブシステム内のブロックのコードを生成します。
`BlackBox`	ブラックボックスインターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。サブシステムのブラックボックスインターフェイスの生成は、クロック信号を使用しない Model ブロックインターフェイスの生成と似ています。
`No HDL`	生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

BlackBox

ブラックボックスインターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。

サブシステムのブラックボックスインターフェイスの生成は、クロック信号を使用しない Model ブロックインターフェイスの生成と似ています。

No HDL

生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

HDL ブロックプロパティ

一般
AdaptivePipelining	合成ツール、ターゲット周波数、乗算器の語長に基づくパイプラインの自動挿入。既定の設定は `[inherit]` です。AdaptivePipelining (HDL Coder)も参照してください。
BalanceDelays	あるパスに新しい遅延が導入されたことを検出し、それに一致する遅延を他のパスに挿入します。既定の設定は `[inherit]` です。BalanceDelays (HDL Coder)も参照してください。
ClockRatePipelining	パイプラインレジスタを低速のデータレートではなく高速のクロックレートで挿入します。既定の設定は `[inherit]` です。ClockRatePipelining (HDL Coder)も参照してください。
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
DistributedPipelining	パイプラインレジスタの分散、またはレジスタのリタイミング。既定の設定は `[inherit]` です。DistributedPipelining (HDL Coder)も参照してください。
DSPStyle	乗算器のマッピングの合成属性。既定の設定は `[なし]` です。DSPStyle (HDL Coder)も参照してください。
FlattenHierarchy	生成された HDL コードからサブシステム階層を削除します。既定の設定は `[inherit]` です。FlattenHierarchy (HDL Coder)も参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SharingFactor	単一の共有リソースにマッピングされる、機能的に等価なリソースの数。既定の設定は 0 です。リソース共有 (HDL Coder)も参照してください。
StreamingFactor	時間多重化されてシリアルのスカラーデータパスに変換される、パラレルデータパスの数、またはベクトルの数。既定値は 0 であり、パラレルデータパスがそのまま実装されます。ストリーミング (HDL Coder)も参照してください。

ターゲット仕様

このブロックは DUT にできないため、[ターゲット仕様] タブのブロックプロパティ設定は無視されます。

制限

サブシステムの出力がバスの場合、出力端子の [初期条件] は 0 にする必要があります。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

実際のデータ型のサポートは、ブロックの実装に依存します。

バージョン履歴

R2006a より前に導入

参考

Action Port | Switch Case | Subsystem

トピック

選択サブシステムの実行

Switch Case Action Subsystem

説明

Switch Case Subsystem ブロックからの信号のマージ

例

Simulink Subsystem のセマンティクス

端子

入力

In1 — サブシステムへの信号入力 スカラー | ベクトル | 行列

Action — サブシステムへの信号入力の制御 スカラー | ベクトル | 行列

出力

Out1 — サブシステムからの信号出力 スカラー | ベクトル | 行列