Substring

入力 string 信号からの部分文字列の抽出

ライブラリ:
Simulink / String

説明

Substring ブロックは、部分文字列を入力 string 信号から抽出します。ブロックは、[idx] に対応する文字で始まり、[idx] を先頭に [len] 個の文字を含む部分文字列を抽出します。たとえば、入力 string が "hello 123" で、入力 [idx] が 1 で、入力 [len] が 5 のとき、出力は "hello" になります。ブロックは、1 番目の文字と続く 4 文字、合計で 5 つの文字 (hello) の部分文字列を抽出します。

端子

入力

すべて展開する

str — 入力 string 信号
スカラー

入力 string 信号。string として指定します。

データ型: string

idx — 抽出する string の開始位置
スカラー

抽出する string の開始位置。正のスカラー整数として指定します。

len — 抽出する string の長さ
スカラー

抽出する string の長さ。スカラーとして指定します。[len] が指定する部分文字列が string の末尾より長い場合、出力信号に含まれる文字数は [len] より少なくなります。

データ型: uint8 | uint16 | uint32

出力

すべて展開する

sub — 抽出された string
スカラー

抽出された string。スカラーとして指定します。

データ型: string

パラメーター

すべて展開する

入力から最大長を継承 — 入力 string と同じ最大長を使用する
`on` (既定値) | `off`

入力 string のソースブロックと同じ最大長を使用します。

オン: 同じ最大長を利用します。部分文字列には、[idx] の文字から string の末尾までの文字が含まれます。
オフ: 同じ最大長を使用しません。

依存関係

このチェックボックスをオンにすると、[出力データ型] パラメーターが有効になります。

プログラムでの使用

ブロックパラメーター: InheritMaximumLength

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

出力データ型 — 出力データ型
`string` (既定値) | `<data type expression>`

出力データ型。最大長のない文字列を指定するために string データ型を使用して指定します。

最大長をもつ string データ型を指定するには、stringtype(N) を指定します。たとえば、stringtype(31) は、最大長が 31 文字の string データ型を作成します。

[データ型アシスタントを表示] ボタンをクリックして、データ型の属性の設定に役立つ [データ型アシスタント] を表示します。詳細は、データ型アシスタントを利用したデータ型の指定を参照してください。

依存関係

このパラメーターを有効にするには、[入力から最大長を継承] を選択します。

プログラムでの使用

ブロックパラメーター: OutDataTypeStr

型: 文字ベクトル

値: 'string' |

<data type
									expression>

既定の設定: 'string'

'idx' から末尾までの string を出力 — `idx` から末尾まで string を抽出
`off` (既定値) | `on`

idx から入力 string の末尾まで string を抽出します。

オン: idx から入力 string の末尾まで string を抽出します。
オフ: idx から入力 string の末尾まで string を抽出しません。

依存関係

このパラメーターを選択すると、3 番目の入力端子が削除されます。

プログラムでの使用

ブロックパラメーター: StringFromIdxToEnd

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'off'

ブロックの特性

データ型	`integer` \| `string`
直達	`はい`
多次元信号	`いいえ`
可変サイズの信号	`いいえ`
ゼロクロッシング検出	`いいえ`

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

バージョン履歴

R2018a で導入

参考

Substring

説明

端子

入力

str — 入力 string 信号 スカラー

idx — 抽出する string の開始位置 スカラー

len — 抽出する string の長さ スカラー

出力

sub — 抽出された string スカラー

パラメーター

入力から最大長を継承 — 入力 string と同じ最大長を使用する on (既定値) | off

依存関係

プログラムでの使用

出力データ型 — 出力データ型 string (既定値) | <data type expression>

依存関係

プログラムでの使用

'idx' から末尾までの string を出力 — idx から末尾まで string を抽出 off (既定値) | on

依存関係

プログラムでの使用

ブロックの特性

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

バージョン履歴

参考

トピック

str — 入力 string 信号
スカラー

idx — 抽出する string の開始位置
スカラー

len — 抽出する string の長さ
スカラー

sub — 抽出された string
スカラー

入力から最大長を継承 — 入力 string と同じ最大長を使用する
`on` (既定値) | `off`

出力データ型 — 出力データ型
`string` (既定値) | `<data type expression>`

'idx' から末尾までの string を出力 — `idx` から末尾まで string を抽出
`off` (既定値) | `on`

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。