AXI マネージャーの設定

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メモ

MATLAB^® AXI マスターの名前が AXI マネージャーに変更されました。ソフトウェアとドキュメントでは、「マスター」と「スレーブ」という用語がそれぞれ「マネージャー」と「従属」に置き換えられます。

イーサネット (プログラマブルロジック (PL) イーサネットまたは処理システム (PS) イーサネット)、JTAG、PCI Express^®、または USB イーサネットインターフェイスを介して、MATLAB または Simulink^® からオンボードメモリの場所にアクセスします。

JTAG、PCI Express、またはPLイーサネット用のAXIマネージャーの設定

JTAG、PCI Express、または PL イーサネットインターフェイスを介してオンボードメモリ位置にアクセスするには、FPGA デザインに AXI マネージャー IP を含める必要があります。この IP はボード上の下位のメモリ位置に接続します。IP は、MATLAB または Simulink からの読み取りおよび書き込みコマンドにも応答します。

AXI Manager IPをFPGA設計に統合する

MATLAB または Simulink からのアクセス用に AXI マネージャー IP を設定するには、次の設定手順に従います。

setupAXIManagerForQuartus または setupAXIManagerForVivado 関数を使用して、AXI マネージャー IP ファイルへのパスをプロジェクトに追加します。
Quartus^® または Vivado^® を開き、IP カタログから FPGA デザインの AXI マネージャー IP を選択します。
- JTAG を物理接続として使用する場合は、AXI マネージャーを選択します。
- PCIe を物理接続として使用する場合は、PCIe AXI マネージャーを選択し、プロジェクトに追加します。
- PL Ethernet を物理接続として使用する場合は、UDP AXI Manager と Ethernet MAC Hub を選択し、プロジェクトに追加します。
FPGA プロジェクトで、AXI マネージャー IP がアクセスできるアドレスを指定します。

メモ
Intel^® のみ — AXI マネージャー IP は、AXI4 Lite、AXI4、および Altera^® Avalon スレーブメモリの場所をサポートします。FPGA インターコネクトは、AXI4 トランザクションを各アドレスのプロトコルに自動的に変換します。
AXI マネージャー IP を含む FPGA プロジェクトをコンパイルします。
物理ケーブル (イーサネット、JTAG、または PCI Express ケーブル) を使用して FPGA ボードをホストコンピューターに接続します。
コンパイルされたデザインを使用して FPGA をプログラムします。

メモ

あるいは、Access DUT Registers on Intel Pure FPGA Board Using IP Core Generation Workflow (HDL Coder) や Access DUT Registers on Xilinx Pure FPGA Board Using IP Core Generation Workflow (HDL Coder) などの例に含まれているようなサンプルリファレンスデザインを使用して、HDL Coder™ ガイド付きワークフローでこれらの手順を実行することもできます。

FPGA にデザインをロードすると、ボード上のメモリマップされた場所にアクセスできます。

MATLAB からボードにアクセスするには、aximanager オブジェクトを作成し、readmemory メソッドと writememory メソッドを使用してボード上のメモリマップされた場所を読み書きします。

Simulink からボードにアクセスするには、Simulink モデルを作成し、それに AXI Manager Write と AXI Manager Read を含めます。ボード上のメモリマップされた場所を読み書きするようにブロックを構成します。詳細については、Simulink を使用して FPGA の場所にアクセスするを参照してください。

PSイーサネットまたはUSBイーサネット用のAXIマネージャーの設定

PS イーサネットまたは USB イーサネットインターフェイスを介してオンボードメモリの場所にアクセスするには、FPGA 設計に AXI マネージャー IP を含める必要はありません。FPGA 設計は、MATLAB または Simulink からの読み取りおよび書き込みコマンドに直接応答します。

メモ

AXI マネージャーは、Xilinx^® Zynq^® デバイスのみの PS イーサネットおよび USB イーサネットインターフェイスをサポートします。

PS イーサネットインターフェイスの場合は、Xilinx Zynq SoC デバイス向け Ethernet AXI マネージャーのセットアップ手順に従ってください。USB イーサネットインターフェイスの場合は、USB イーサネット AXI マネージャーのセットアップ手順に従ってください。

JTAGに関する考慮事項

ボードへの物理接続として JTAG を使用する場合、同じ JTAG 接続を使用する追加の IP が存在する可能性があります。このような IP には、Intel SignalTap II または Xilinx Vivado ロジックアナライザーコアが含まれます。ただし、一度に JTAG ケーブルを使用できるのはこれらのアプリケーションの 1 つだけです。JTAG リソースを他のアプリケーションで使用できるように返すには、aximanager オブジェクトを解放する必要があります。

ただし、ノンブロッキングキャプチャモードでは、共通の JTAG インターフェイスを共有する FPGA データキャプチャと AXI マネージャーを同時に使用できます。このキャプチャモードでは、FPGA データキャプチャと AXI マネージャーを切り替えるために JTAG リソースを閉じたり解放したりする必要はありません。詳細については、FPGAデータキャプチャとAXIマネージャの同時使用を参照してください。

JTAG ケーブルの最も一般的な競合使用法は、FPGA を再プログラムすることです。ケーブルを使用して FPGA をプログラムする前に、FPGA データキャプチャまたは AXI マネージャー JTAG 接続を停止する必要があります。

ホストコンピュータと FPGA 間の最大データレートは、JTAG クロック周波数によって制限されます。Intel ボードの場合、JTAG クロック周波数は 12 MHz または 24 MHz です。Xilinx ボードの場合、JTAG クロック周波数は 33 MHz または 66 MHz です。JTAG 周波数は、ケーブルの種類と FPGA ボードでサポートされる最大クロック周波数によって異なります。

参考

aximanager | AXI Manager Read | AXI Manager Write