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AXI Manager Write
![](icon_axi_master_write.png)
ライブラリ:
HDL Verifier Support Package for Intel Boards
HDL Verifier Support Package for Xilinx Boards
説明
AXI Manager Write ブロックは、FPGA ボード上で実行されているときに AXI マネージャー IP と通信します。このブロックは、FPGA ボード上のメモリマップされた場所にアクセスするために、書き込みコマンドを IP に転送します。
メモ
AXI Master Write ブロックの名前が AXI Manager Write ブロックに変更されました。詳細については、バージョン履歴を参照してください。
このブロックを使用する前に、AXI マネージャー IP を作成し、FPGA デザインに統合する必要があります。詳細については、AXI マネージャーの設定を参照してください。
端子
Input
data — FPGAボードに書き込むデータワード
スカラー | ベクトル
FPGA ボードに書き込む入力データ。スカラーまたはベクトルとして指定します。書き込み要求を FPGA に送信する前に、ブロックは入力データを uint32
、int32
、uint64
、または int64
に変換します。データ型の変換は次の規則に従います。
入力データが
double
タイプの場合、ブロックは AXI マネージャー IP のデータ幅に応じてデータをint32
タイプまたはint64
タイプに変換します。入力データが
single
タイプの場合、ブロックは AXI マネージャー IP データ幅に応じてデータをuint32
タイプまたはuint64
タイプに変換します。入力データが
half
タイプの場合、ブロックはデータをuint16
タイプに変換し、AXI マネージャー IP データ幅に応じてデータをuint32
タイプまたはuint64
タイプにパックします。入力データ型のビット幅が AXI マネージャー IP データ幅より小さい場合、データは AXI マネージャー IP データ幅まで拡張されます。
入力データ型のビット幅が AXI マネージャー IP のデータ幅より大きい場合、ブロックはデータを
int32
、uint32
、int64
、uint64
型に変換し、AXI マネージャー IP のデータ幅と元のデータ型の符号に一致させます。入力データが固定小数点データ型の場合、ブロックはデータの格納された整数値を書き込みます。
ダブル データ レート (DDR) メモリのブロックへの書き込みなど、大きな操作サイズを指定すると、ブロックはサポートされている最大バースト サイズを使用して、操作を複数のバーストに自動的に分割します。サポートされる最大バースト サイズは 256 ワードです。
データ型: uint8
| int8
| uint16
| int16
| half
| uint32
| int32
| single
| uint64
| int64
| double
| fixed point
パラメーター
メイン
Address — 書き込み操作の開始アドレス
0
(既定値) | 4 または 8 の非負整数倍 | 4 または 8 の倍数である負でない 16 進数値
書き込み操作の開始アドレスを負でない整数または 16 進数値として指定します。ブロックは 32、40、64 ビットのアドレス幅をサポートします。このブロックは、AXI マネージャーの IP アドレス幅に応じて、アドレス データ型を uint32
または uint64
に変換します。アドレスは、FPGA ボード上の AXI マネージャー IP によって制御される AXI 従属メモリ位置を参照する必要があります。
メモリマッピングガイドライン
AXI マネージャー IP のデータ幅が 32 ビットの場合、メモリは 4 バイト境界に配置され、各アドレスは 4 バイトの増分 (
0x0
、0x4
、0x8
) になります。たとえば、アドレス0x1
はエラーを返します。AXI マネージャー IP のデータ幅が 64 ビットの場合、メモリは 8 バイト境界に配置され、各アドレスは 8 バイトの増分 (
0x0
、0x8
、0x10
) になります。たとえば、アドレス0x1
または0x4
を指定すると、どちらも無効となり、エラーが返されます。AXI マネージャー IP データ幅が 32 ビットで、Burst type パラメーターが
Increment
に設定されている場合、ブロックはアドレスを 4 バイト増加します。AXI マネージャー IP データ幅が 64 ビットで、Burst type パラメーターが
Increment
に設定されている場合、ブロックはアドレスを 8 バイト増加します。AXI マネージャー IP データ幅が 32 ビットで、入力データが
half
の場合、ブロックは下位 2 バイトにデータを書き込み、上位 2 バイトをゼロで埋めます。AXI マネージャー IP データ幅が 64 ビットで、入力データが
half
の場合、ブロックは下位 2 バイトにデータを書き込み、上位 6 バイトをゼロで埋めます。32 ビット レジスタへのアクセスには 64 ビット AXI マネージャー IP を使用しないでください。
例: 0xa4
Burst type — AXI4バーストタイプ
Increment
(既定値) | 固定
Increment
モードでは、AXI マネージャーは指定されたアドレスから始まる連続したメモリ空間にデータのベクトルを書き込みます。Fixed
モードでは、AXI マネージャーはすべてのデータを同じアドレスに書き込みます。
メモ
Fixed
バースト タイプは PCI Express® インターフェイスではサポートされていません。代わりに Increment
バースト タイプを使用してください。
Vector register data with strobe synchronization — ストローブ同期でレジスタにデータを書き込む
off
(既定値) | on
ストローブ同期を使用してレジスタ セットにデータを書き込むことを有効にするには、このパラメータを選択します。FPGA デザインに HDL Coder™ によって生成されたストローブ同期が含まれている場合は、このパラメータを有効にします。ストロボ同期の詳細については、IP Core User Guide (HDL Coder) の「ストロボ同期によるベクター データの読み取り/書き込み」セクションを参照してください。
Strobe address — ストロボ同期に使用されるストロボアドレス
0
(既定値) | 4 または 8 の非負整数倍 | 4 または 8 の倍数である負でない 16 進数値
HDL Coder で生成されたストローブの絶対アドレスを設定します。絶対アドレスは、IP コア レポートによって提供されるベース アドレスとストローブ オフセットの合計です。
例: ベースアドレスが 0x41000000
でオフセットが 0x110
の場合、絶対アドレスは 0x41000110
です。
依存関係
このパラメータを有効にするには、Vector register data with strobe synchronization を選択します。
インターフェイス
Type — FPGAボードとの通信に使用するインターフェースの種類
JTAG
(既定値) | PCIe
| PL Ethernet
| PS Ethernet
| USB Ethernet
ホストと FPGA 間の通信に使用するインターフェース タイプを指定します。
メモ
AXI マネージャーは、Xilinx® Zynq® デバイスのみの PS イーサネットおよび USB イーサネット インターフェイスをサポートします。
AXI マネージャー インターフェイス構成
これらのパラメータを表示するには、Configure global parameters をクリックして AXI Manager インターフェイス構成ダイアログ ボックスを開きます。表示されるパラメータは、Type パラメータ値によって異なります。
グローバル パラメータは Simulink® モデル全体に適用されます。
Vendor — FPGAブランド名
Intel
| Xilinx
FPGA ボードの製造元を指定します。AXI マネージャー IP は FPGA ボードの種類によって異なります。
依存関係
このパラメータを有効にするには、Configure global parameters をクリックします。
AXI data width — FPGA上のAXIマネージャーIPのデータ幅
32
(既定値) | 64
FPGA 上の AXI マネージャー IP のデータ幅 (ビット単位) を選択します。
PCI Express、PS Ethernet、または USB Ethernet の場合は、この値を 32
に設定します。JTAG または PL Ethernet の場合、この値を 32
または 64
に設定します。
依存関係
このパラメータを有効にするには、Configure global parameters をクリックします。
Cable type — FPGA ボードとの通信に使用する JTAG ケーブルの種類 (Xilinx のみ)
自動
(既定値) | FTDI
FPGA ボードとの通信に使用する JTAG ケーブルのタイプを指定します。ホスト コンピューターに複数のケーブルが接続されている場合は、このパラメーターを使用します。
このパラメータを auto
(デフォルト) に設定すると、ブロックは JTAG ケーブル タイプを自動的に検出します。ブロックは Digilent® ケーブルの検索を優先し、このプロセスを使用してケーブル タイプを検出します。
AXI Manager Write ブロックは Digilent ケーブルを検索します。ブロックが以下を見つけた場合:
Digilent ケーブルは 1 本だけであり、FPGA ボードとの通信にはそのケーブルを使用します。
Digilent ケーブルが複数ある場合 – エラーが返されます。このエラーを解決するには、Cable name パラメータを使用して目的のケーブルを指定します。
Digilent ケーブルがないため、FTDI ケーブルを検索します。
Digilent ケーブルが見つからない場合、AXI Manager Write ブロックは FTDI ケーブルを検索します。ブロックが以下を見つけた場合:
正確には 1 本の FTDI ケーブルで、FPGA ボードとの通信にそのケーブルを使用します。
FTDI ケーブルが複数ある場合、エラーが返されます。このエラーを解決するには、Cable name パラメータを使用して目的のケーブルを指定します。
FTDI ケーブルがない場合はエラーが返されます。このエラーを解決するには、Digilent または FTDI ケーブルを接続します。
異なるタイプのケーブルが 2 本見つかった場合は、Digilent ケーブルが優先されます。FTDI ケーブルを使用するには、このパラメータを
FTDI
に設定します。
このパラメータを FTDI
に設定すると、ブロックは FTDI ケーブルを検索します。オブジェクトが見つかった場合:
正確には 1 本の FTDI ケーブルで、FPGA ボードとの通信にそのケーブルを使用します。
FTDI ケーブルが複数ある場合、エラーが返されます。このエラーを解決するには、Cable name パラメータを使用して目的のケーブルを指定します。
FTDI ケーブルがない場合はエラーが返されます。このエラーを解決するには、Digilent または FTDI ケーブルを接続します。
詳細については、Xilinx ボード用の複数の JTAG ケーブルから選択を参照してください。
依存関係
このパラメータを有効にするには、Type を JTAG
に、Vendor を Xilinx
に設定します。
Cable name — FPGAボードとの通信に使用するJTAGケーブルの名前
自動
(既定値) | 接続されているJTAGケーブルの名前
同じタイプの JTAG ケーブルが複数ホスト コンピューターに接続されている場合は、このパラメーターを指定します。複数の JTAG ケーブルがホスト コンピューターに接続されていて、このパラメーターを指定しない場合、ブロックはエラーを返します。エラー メッセージには、使用可能な JTAG ケーブルの名前が含まれます。詳細については、Intel® ボードについては、Intelボード用の複数のJTAGケーブルから選択 を参照してください。Xilinx ボードについては、Xilinx ボード用の複数の JTAG ケーブルから選択 を参照してください。
依存関係
このパラメータを有効にするには、Type を JTAG
に設定します。
Clock frequency in MHz — JTAGクロック周波数
15
(既定値) | 正のスカラー
JTAG クロック周波数を MHz 単位で指定します。JTAG 周波数は、ケーブルの種類と FPGA ボードでサポートされる最大クロック周波数によって異なります。サポートされている周波数範囲については、ボードのドキュメントを確認してください。
依存関係
このパラメータを有効にするには、Type を JTAG
に設定します。
Chain position — JTAG チェーン内の FPGA の位置 (Xilinx のみ)
自動
(既定値) | 非負の整数
JTAG チェーン上に複数の FPGA または Zynq デバイスがある場合は、このパラメータ値を負でない整数として指定します。それ以外の場合は、チェーンの位置を自動検出するために auto
(デフォルト) を選択します。
依存関係
このパラメータを有効にするには、Type を JTAG
に、Vendor を Xilinx
に設定します。
Instruction registers before FPGA — ターゲット FPGA の前のすべてのデバイスの命令レジスタ長の合計 (Xilinx のみ)
0
(既定値) | 非負の整数
JTAG チェーン上に複数の FPGA または Zynq デバイスがある場合は、このパラメータ値を負でない整数として指定します。
依存関係
このパラメータを有効にするには、Type を JTAG
に、Vendor を Xilinx
に設定します。
Instruction registers after FPGA — ターゲット FPGA 以降のすべてのデバイスの命令レジスタ長の合計 (Xilinx のみ)
0
(既定値) | 非負の整数
JTAG チェーン上に複数の FPGA または Zynq デバイスがある場合は、このパラメータ値を負でない整数として指定します。
依存関係
このパラメータを有効にするには、Type を JTAG
に、Vendor を Xilinx
に設定します。
Device address — FPGA ボード上のイーサネット ポートまたは USB イーサネット ガジェットの IP アドレス
ドット付き四角形の値
FPGA ボード上のイーサネット ポートまたは USB イーサネット ガジェットの IP アドレスを指定します。ターゲット IP アドレスは、ドットで区切られた [0, 255] の範囲の整数で構成される 4 つの数字のセットである必要があります。PL Ethernet または PS Ethernet インターフェイスのデフォルトの IP アドレスは 192.168.0.2
です。USB イーサネット インターフェイスのデフォルトの IP アドレスは 192.168.1.2
です。
例: 192.168.0.10
依存関係
このパラメータを有効にするには、Type を PL Ethernet
、PS Ethernet
、または USB Ethernet
に設定します。
Port — FPGAボードのUDPポート番号
50101
(既定値) | 255 から 65,535 までの整数
ターゲット FPGA のユーザー データグラム プロトコル (UDP) ポート番号を 255 ~ 65,535 の整数として指定します。
依存関係
このパラメータを有効にするには、Type を PL Ethernet
に設定します。
バージョン履歴
R2019b で導入R2024a: USBイーサネットのサポート
AXI Manager Write ブロックは、Xilinx Zynq ボードの USB イーサネット インターフェイスをサポートします。このインターフェースを使用するには、Interface タブで、Type を USB Ethernet
に設定します。
R2024a: PLイーサネットまたはPSイーサネットがイーサネットインターフェースに代わる
PL イーサネットまたは PS イーサネット インターフェイスがイーサネット インターフェイスに置き換えられます。イーサネット インターフェイスを選択するには、Interface タブで、ハードウェア ボードに応じて Type を PL Ethernet
または PS Ethernet
に設定します。Ethernet
インターフェース タイプは削除されました。
R2023b: UDP がイーサネットに名称変更
UDP インターフェイスの名前が Ethernet インターフェイスに変更されました。イーサネット インターフェイスを選択するには、Interface タブで、Type を Ethernet
に設定します。UDP
インターフェース タイプは削除されました。
R2023a: ハーフデータ型のサポート
ブロックは、FPGA ボード上のメモリ位置に half
データを書き込みます。書き込み要求を FPGA に送信する前に、関数は half
データを uint16
に型変換し、AXI マネージャー IP データ幅に応じてデータを uint32
または uint64
にパックします。
書き込み操作のアドレスは、FPGA ボード上の AXI マネージャー IP によって制御される AXI 従属メモリ位置を参照する必要があります。
AXI マネージャー IP のデータ幅が 32 ビットの場合、メモリは 4 バイト境界に配置され、アドレスは 4 バイト単位で増分されます (
0x0
、0x4
、0x8
)。この場合、ブロックは下位 2 バイトにデータを書き込み、上位 2 バイトをゼロで埋めます。AXI マネージャー IP のデータ幅が 64 ビットの場合、メモリは 8 バイト境界に配置され、アドレスは 8 バイト単位で増分されます (
0x0
、0x8
、0x10
)。この場合、ブロックは下位 2 バイトにデータを書き込み、上位 6 バイトをゼロで埋めます。
R2022a: AXI Master Write が AXI Manager Write に名前変更されました
AXI Master Write ブロックの名前が AXI Manager Write ブロックに変更されました。ソフトウェアとドキュメントでは、「マスター」と「スレーブ」という用語がそれぞれ「マネージャー」と「従属」に置き換えられます。
R2022a では、AXI Master Write ブロックを含む Simulink モデルは使用できません。AXI Manager Write ブロックを使用して、R2022a でモデルを再作成します。
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