データキャプチャの設計上の考慮事項

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捕捉すべき信号

FPGA データキャプチャを開始するには、生成された IP のポート名とサイズを指定する必要があります。次に、これらのポートを、キャプチャするデザイン内の信号に接続します。1〜128 ビットのビット幅を指定できます。キャプチャされたデータのデフォルトのデータ型は、このビット幅によって異なります。

FPGA データキャプチャツールでは、キャプチャできる信号またはビットの総数が制限されません。制限されるのは、FPGA 上のハードウェアリソースの使用量のみです。信号とキャプチャバッファの深さを選択するときは、FPGA で必要なメモリと信号ルーティングリソースを考慮してください。

FPGA Data Capture Component Generator では、データ または トリガー として使用する信号を指定できます。信号をデータとして指定すると、信号はサンプルバッファーにキャプチャされ、MATLAB^® に返されますが、トリガー条件とキャプチャ条件には寄与できません。データ信号は FPGA 上のメモリリソースを使用します。トリガーとして信号を指定すると、キャプチャ時にトリガー条件とキャプチャ条件を定義するために使用できますが、キャプチャされずに MATLAB に返されます。トリガー信号は FPGA 上のロジックリソースを使用します。信号をトリガーとデータの両方として使用するように指定することもできます。

キャプチャ時に、MATLAB または Simulink^® に返される変数のデータ型を設定できます。組み込み型を選択することも、Fixed-Point Designer™ を使用して固定小数点データ型を指定することもできます。Fixed-Point Designer がない場合、データキャプチャは uint8 などの組み込みデータ型のみを返すことができます。この場合、組み込みデータ型のサイズ (1、8、16、32、または 64 ビット) に一致する、生成された IP のポートを指定する必要があります。

キャプチャタイミング

データキャプチャ機能は、キャプチャを要求するたびに固定サイズのデータバッファーをキャプチャします。この機能は、FPGA から MATLAB または Simulink に連続データをストリーミングしません。バッファをすぐにキャプチャすることも、バッファがキャプチャされるタイミングを制御する論理トリガー条件を構成することもできます。トリガーが検出されたサイクルに応じてキャプチャのタイミングを構成したり、トリガーイベントの複数のウィンドウのキャプチャを構成したりできます。論理キャプチャ条件を構成して、キャプチャするデータをフィルタリングすることもできます。データキャプチャ IP がトリガーを待機し、データをキャプチャし、キャプチャしたデータを MATLAB に返す間、新しいキャプチャ要求を開始することはできません。したがって、FPGA からバックツーバックバッファをキャプチャすることはできません。

この機能を使用すると、継続的な観察ではなく、特定のイベントに関する設計動作を調査したり、時折データをサンプリングしたりできます。トリガー条件とキャプチャ条件の使用方法の詳細については、それぞれトリガーと捕獲条件を参照してください。

JTAGに関する考慮事項

生成されたデータキャプチャ IP は、Altera^® SignalTap II や Xilinx^® Vivado^® ロジックアナライザコアなど、JTAG 接続を使用する他の IP とデザイン内で共存できます。ただし、一度に JTAG ケーブルを使用できるのはこれらのアプリケーションの 1 つだけです。JTAG リソースを他のアプリケーションで使用できるように戻すには、FPGA Data Capture ツールまたはモデルを閉じるか、オブジェクトを解放する必要があります。

JTAG ケーブルの最も一般的な競合使用法は、FPGA を再プログラムすることです。ケーブルを使用して FPGA をプログラムする前に、FPGA データキャプチャまたは AXI マネージャー JTAG 接続を停止する必要があります。

ホストコンピュータと FPGA 間の最大データレートは、JTAG クロック周波数によって制限されます。Intel^® ボードの場合、JTAG クロック周波数は 12 MHz または 24 MHz です。Xilinx ボードの場合、JTAG クロック周波数は 33 MHz または 66 MHz です。JTAG 周波数は、ケーブルの種類と FPGA ボードでサポートされる最大クロック周波数によって異なります。

FPGAデータキャプチャとAXIマネージャの同時使用

ノンブロッキングキャプチャモードでは、共通の JTAG インターフェイスを共有する FPGA データキャプチャと AXI マネージャーを同時に使用できます。FPGA データキャプチャと AXI マネージャーを切り替えるために、JTAG リソースを閉じたり解放したりする必要はありません。

FPGA データキャプチャでは、これら 2 つのキャプチャモードがサポートされています。

ブロッキングモード - FPGA データキャプチャは、キャプチャされたデータを取得する間、MATLAB をブロックします。このキャプチャモードでは、JTAG リソースは一度に FPGA データキャプチャまたは AXI マネージャーのいずれかに割り当てられます。
非ブロッキングモード - FPGA データキャプチャは、キャプチャされたデータを取得するときに MATLAB をブロックしません。このキャプチャモードでは、FPGA データキャプチャと AXI マネージャーを同時に使用できます。

デフォルトでは、FPGA データキャプチャはブロッキングモードで構成されています。hdlverifier.FPGADataReader System object™ の CaptureMode プロパティを使用して、キャプチャモードを非ブロッキングモードに変更します。キャプチャモードを非ブロッキングに変更した後、コマンドラインインターフェイスまたはグラフィカルユーザーインターフェイスを使用して、FPGA データキャプチャと AXI マネージャーの残りの手順を実行できます。例については、FPGA Data Capture を使用した IP コアのデバッグ (HDL Coder)を参照してください。

イーサネットに関する考慮事項

生成されたデータキャプチャ IP は、UDP AXI マネージャー IP など、イーサネット接続を使用する他の IP と設計内で共存できます。ただし、異なるポートアドレスを使用して、これらの IP を同じイーサネット MAC ハブ IP に接続する必要があります。イーサネット MAC ハブ IP の詳細については、イーサネットAXIマネージャーを参照してください。