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HDL Verifierからのインテル FPGA ボードのサポート
HDL Verifier™ は、 FPGA ボードとSimulink®またはMATLAB®のシミュレーション間の接続を提供することで、FPGA ボード上の HDL コードの検証を自動化します。
FPGA インザループ (FIL) を使用すると、FPGA ボード上で実行されている HDL デザインと同期したSimulinkまたはMATLABシミュレーションを実行できます。
FPGA データ キャプチャは、デザインが FPGA 上で実行されている間にデザインからの信号を観察する方法です。コンフィギュレーションとトリガー設定に基づいて、FPGA から信号データのウィンドウをキャプチャし、データをMATLABまたはSimulinkに返します。
AXI マネージャーは、 SimulinkまたはMATLABからのライブ オンボード メモリ位置へのアクセスを提供します。FPGA デザインに AXI マネージャー IP を含める必要があります。
これらの各機能を使用するには、サポートされている接続タイプとサポートされている合成ツールを使用して、 MATLABホスト コンピュータに接続されているサポートされている FPGA ボードが必要です。
サポートされているインテル FPGA ボード
このサポート パッケージにより、表内のボードの FIL シミュレーションが可能になります。FPGA データ キャプチャと AXI マネージャーは、JTAG USB Blaster I または USB Blaster II 接続を備えたボードで使用できます。
デバイス ファミリ | ボード | イーサネット | JTAG | PCIエクスプレス | コメント | ||||||
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FIL | FPGA データの取得 | AXI Manager | FIL | FPGA データの取得 | AXI Manager | FILa | FPGA データの取得 | AXI Manager | |||
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Arria V スターター キット | x | x | x | x | x | x | |||||
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DE2-115 開発教育委員会 | x | x | x | x | x | Altera® DE2-115 FPGA 開発ボードには、2 つのイーサネット ポートがあります。FIL はイーサネット 0 ポートのみを使用します。必ずイーサネット ケーブルを介してホスト コンピュータをボードのイーサネット 0 ポートに接続してください。 | |||||
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Intel Cyclone III | Cyclone III FPGA スターター キット | x | x | x | x | Altera Cyclone III ボードはQuartus II 13.1 でサポートされています メモ Cyclone III デバイス ファミリのサポートは、将来のリリースでは削除される予定です。 | |||||
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a FIL over PCI Express connection is supported only for 64-bit Windows® operating systems. |