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HDL Verifier からの Xilinx FPGA ボード サポート
HDL Verifier™ は、FPGA ボードと Simulink® または MATLAB® のシミュレーション間の接続を提供することで、FPGA ボード上の HDL コードの検証を自動化します。
FPGA インザループ (FIL) を使用すると、FPGA ボード上で実行されている HDL 設計と同期された Simulink または MATLAB シミュレーションを実行できます。
FPGA データ キャプチャは、FPGA 上で設計が実行されている間に設計からの信号を観察する方法です。構成とトリガー設定に基づいて FPGA から信号データのウィンドウをキャプチャし、そのデータを MATLAB または Simulink に返します。
AXI マネージャーは、Simulink または MATLAB からのライブオンボードメモリロケーションへのアクセスを提供します。FPGA 設計に AXI マネージャー IP を含める必要があります。
これらの各機能を使用するには、サポートされている接続タイプを使用して MATLAB ホスト コンピューターに接続されたサポートされている FPGA ボードと、サポートされている合成ツールが必要です。
サポートされている Xilinx FPGA ボード
このサポート パッケージにより、表内のボードの FIL シミュレーション、FPGA データ キャプチャ、および AXI マネージャーが有効になります。
FPGA データ キャプチャと AXI マネージャーは、Vivado® プロジェクトを使用する Xilinx® デバイスでサポートされます。Xilinx ISE プロジェクトはサポートされていません。
メモ
HDL ワークフロー アドバイザーの AXI マネージャーと FPGA データ キャプチャは、プログラマブル ロジック (PL) イーサネットのみをサポートします。処理システム (PS) イーサネットはサポートされていません。
HDL ワークフロー アドバイザーの FPGA データ キャプチャは、GMII および MII インターフェイスをサポートします。SGMII インターフェースはサポートされていません。
デバイス ファミリ | ボード | イーサネット | JTAG | PCIエクスプレス | USBイーサネット | コメント | |||||||
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