HDL Verifier

更新
プリント基板に実装された ASIC チップ。

ASIC/FPGA の RTL 検証

Cadence®、Synopsys®、Siemens®、AMD® などの各種シミュレーターとのコシミュレーションを通じて、MATLAB や Simulink のテストベンチで HDL コードを検証できます。SystemVerilog 検証環境向けテストベンチの生成も可能です。

シミュレーション ベースの検証

MATLAB や Simulink のモデルをテストベンチとして使用して HDL コードを検証します。Xcelium™、VCS®、Questa、Vivado などの各種 HDL シミュレーターとのコシミュレーションを通じて、既存の HDL コードをシステムのシミュレーションに組み込むこともできます。

ハードウェア支援検証

MATLAB や Simulink のテストベンチを使用して実装を検証する際に、ホストコンピューターを自動的に AMD、Altera、Microchip の FPGA ボードに接続します。設計内の内部信号をプロービングして、ハードウェアのデバッグを行うこともできます。

ミックスドシグナル モデルのブロック図。

ミックスドシグナル設計と検証

テスト対象設計とアナログ回路の相互作用を評価するために、Simscape™、SerDes Toolbox™、Mixed-Signal Blockset™ のアナログまたはミックスドシグナル モデルから SystemVerilog DPI-C コードを生成し、アナログ機能の代替となる動作モデルを作成します。

SystemVerilog テストベンチ生成を示した図。

RTL テストベンチの生成

ASIC Testbench を使用して、MATLAB 関数や Simulink のサブシステムから SystemVerilog DPI コンポーネントを生成し、VCS、Xcelium、Questa、Vivado などの機能検証環境で活用できます。

Universal Verification Methodology (UVM) のテストベンチ生成を示した図。

UVM 環境の生成

ASIC Testbench を使用して、MATLAB と Simulink から HDL シミュレーター向けの完全な Universal Verification Methodology (UVM) テストベンチを生成します。UVM フレームワーク (UVMF) 向けの完全な機能を備えたテストベンチを生成できます。

開発ボード上でのデバッグ

FPGA 上で実行されている設計から高速信号を MATLAB に自動的に読み込み、可視化して解析します。ロジックアナライザー アプリを使用すれば、想定される動作の検証や異常調査の際に設計全体の信号を詳しく解析できます。

SystemC TLM 2.0 の生成を示した図。

SystemC TLM 2.0 トランザクション レベル モデルの生成

ASIC Testbench を使用して、TLM 2.0 インターフェースを備えた SystemC バーチャル プロトタイプ モデルを生成し、バーチャル プラットフォームでのシミュレーションに利用できます。TLM 生成機能を使用して、Simulink と生成された TLM コンポーネント間のマッピング情報を含む IP-XACT ファイルを作成します。

「このモデルベース検証アプローチで、Simulink での早期機能検証や、システム エンジニアと検証チーム間の連携を促進するシステムレベルの設計ビューからメリットを得ることができます。早い段階でモデル検証を行うことで、コード生成前に高位の設計や要件の問題を特定して排除することができるため、HDL の品質向上にもつながります。こうした初期段階でのバグ検出により、検証作業の期間を 2 か月短縮できると予想しています。」