HDL Verifier

ASIC/FPGA のための RTL バグ検出とテストベンチ生成

HDL Verifier は、システムレベルでの設計環境を HDL 設計でも再利用できるようにします。MATLAB や Simulink で RTL 設計を基準モデルと比較しながらテスト・検証できるほか、シミュレーターやハードウェア上で設計のデバッグを行い、テストベンチや検証 IP を生成することもできます。

HDL Verifier があれば、MATLAB や Simulink のテストベンチと HDL シミュレーター上の RTL 設計を連動させて、FPGA、ASIC、SoC などの設計検証が可能になります。テストベンチは AMD^®、Altera^®、Microchip の FPGA 開発ボードでも再利用でき、ハードウェア実装の検証や内部信号のプロービングによる設計デバッグに活用できます。MATLAB や Simulink から Universal Verification Methodology (UVM) コンポーネントを生成し、SystemVerilog の検証環境で利用することもできます。こうした機能のすべては、既存の HDL コードや HDL Coder による生成コードとの互換性が考慮されています。

ASIC/FPGA の RTL 検証

Cadence^®、Synopsys^®、Siemens^®、AMD^® などの各種シミュレーターとのコシミュレーションを通じて、MATLAB や Simulink のテストベンチで HDL コードを検証できます。SystemVerilog 検証環境向けテストベンチの生成も可能です。

MATLAB に接続して RTL 検証を改善 (41:03)

ドキュメンテーション | 例

シミュレーションベースの検証

MATLAB や Simulink のモデルをテストベンチとして使用して HDL コードを検証します。Xcelium™、VCS^®、Questa、Vivado などの各種 HDL シミュレーターとのコシミュレーションを通じて、既存の HDL コードをシステムのシミュレーションに組み込むこともできます。

ドキュメンテーション | 例

ハードウェア支援検証

MATLAB や Simulink のテストベンチを使用して実装を検証する際に、ホストコンピューターを自動的に AMD、Altera、Microchip の FPGA ボードに接続します。設計内の内部信号をプロービングして、ハードウェアのデバッグを行うこともできます。

ドキュメンテーション | 例

ミックスドシグナル設計と検証

テスト対象設計とアナログ回路の相互作用を評価するために、Simscape™、SerDes Toolbox™、Mixed-Signal Blockset™ のアナログまたはミックスドシグナルモデルから SystemVerilog DPI-C コードを生成し、アナログ機能の代替となる動作モデルを作成します。

例 (SerDes Toolbox、Mixed-Signal Blockset)

RTL テストベンチの生成

ASIC Testbench を使用して、MATLAB 関数や Simulink のサブシステムから SystemVerilog DPI コンポーネントを生成し、VCS、Xcelium、Questa、Vivado などの機能検証環境で活用できます。

MATLAB: ドキュメンテーション | 例

Simulink: ドキュメンテーション | 例

Universal Verification Methodology (UVM) のテストベンチ生成を示した図。

UVM 環境の生成

ASIC Testbench を使用して、MATLAB と Simulink から HDL シミュレーター向けの完全な Universal Verification Methodology (UVM) テストベンチを生成します。UVM フレームワーク (UVMF) 向けの完全な機能を備えたテストベンチを生成できます。

ドキュメンテーション | 例

開発ボード上でのデバッグ

FPGA 上で実行されている設計から高速信号を MATLAB に自動的に読み込み、可視化して解析します。ロジックアナライザーアプリを使用すれば、想定される動作の検証や異常調査の際に設計全体の信号を詳しく解析できます。

ドキュメンテーション | 例

SystemC TLM 2.0 トランザクションレベルモデルの生成

ASIC Testbench を使用して、TLM 2.0 インターフェースを備えた SystemC バーチャルプロトタイプモデルを生成し、バーチャルプラットフォームでのシミュレーションに利用できます。TLM 生成機能を使用して、Simulink と生成された TLM コンポーネント間のマッピング情報を含む IP-XACT ファイルを作成します。

ドキュメンテーション | 例

製品リソース:

ドキュメンテーション例ビデオ技術情報サポート対象の EDA ツールおよびハードウェア要件リリースノート

「このモデルベース検証アプローチで、Simulink での早期機能検証や、システムエンジニアと検証チーム間の連携を促進するシステムレベルの設計ビューからメリットを得ることができます。早い段階でモデル検証を行うことで、コード生成前に高位の設計や要件の問題を特定して排除することができるため、HDL の品質向上にもつながります。こうした初期段階でのバグ検出により、検証作業の期間を 2 か月短縮できると予想しています。」

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