テストケースの生成とは

Simulink^® Design Verifier™ ソフトウェアは、次のモデルのカバレッジオブジェクティブを達成させるテストケースを生成できます。

テストケースは、モデル内ブロックのさまざまなモードにおける実行状況を示すことにより、モデルのパフォーマンスを確認するための手助けとなります。テストケースを生成する際に、モデルの形式的解析が実行されます。解析が完了すると、結果をレビューするための方法がいくつか表示されます。

メモ

モデルに条件、判定、またはカスタムのテストオブジェクティブがない場合、Simulink Design Verifier では、モデルの基本的なシミュレーションを表すテストケースが生成されます。テスト入力は入力端子に対する最小制約または最大制約を満たし、中間信号値はモデルの Test Condition ブロックで指定された制約を満たします。

テストケースブロック

Simulink Design Verifier には、Simulink モデルのテストケースをカスタマイズするための 2 つのブロックが用意されています。

Test Objective ブロックは、テストケースが達成されなければならない信号の値を定義します。
Test Condition ブロックは、解析中に信号の値を制約します。

テストケースの関数

Simulink Design Verifier には、Simulink モデルまたは Stateflow^® チャートのテストケースをカスタマイズするための 2 つの MATLAB^® 関数が用意されています。これらの関数は MATLAB Function ブロックで使用できます。どちらの関数も生成コードおよび Simulink Design Verifier 内でアクティブです。

sldv.test — テストオブジェクティブを指定。
sldv.condition — テスト条件を指定。

これらの関数は、

ブロックパラメーターを使用するよりも自然にできる形で、テストの数学的関係を特定します。
モデルを複雑化することなく、複数のオブジェクティブ、前提または条件の指定をサポートします。
MATLAB の機能へのアクセスを提供します。
検証とモデル設計の分離をサポートします。

これらの関数の使用方法の例については、sldv.test または sldv.condition のリファレンスページを参照してください。

メモ

Simulink Design Verifier ブロックおよび関数はモデルと共に保存されます。Simulink Design Verifier ライセンスのない MATLAB インストール環境でモデルを開くと、ブロックおよび関数は表示できますが、結果は生成されません。