Single Port RAM System

初期値を指定できる hdl.RAM System object に基づく Single Port RAM ブロック

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• HDL Coder / HDL RAMs

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説明

これらのブロックは、hdl.RAM System object™ を使用する MATLAB System ブロックです。RAM タイプを Dual port、Simple dual port、または Single port として指定できます。シミュレーション動作については、Single Port RAM System ブロックは Single Port RAM と同様の動作になります。

MATLAB System ブロック実装を使用すると、以下が可能です。

• RAM の初期値を指定できます。[ブロック パラメーター] ダイアログ ボックスで、[Specify the RAM initial value] の値を入力します。

• これらのブロックを Simulink^® モデル内で使用すると、より高速なシミュレーション結果が得られます。

• ベクトル データの使用時に hdl.RAM System object の機能を利用して並列 RAM バンクを作成できます。

• 大規模なデータ メモリのパフォーマンスとサポートが向上します。

制限

• ブロックでは boolean 入力はサポートされません。ブロックへの入力については、すべての boolean 型を ufix1 にキャストします。

• RAM の FPGA ビットストリームを作成する場合、RAM の内容はグローバルなリセット ロジックでリセットされません。RAM をリセットするには、必ずリセット ロジックを実装してください。

• RAM アドレスは fixed-point (fi) または integer のいずれかで、符号なしの 2 ～ 31 ビット長でなければなりません。

端子

入力

din — 書き込みデータ入力

Scalar (既定値) | Vector

wrEn が true の場合に RAM のメモリ位置に書き込むデータ。この値は double、single、integer、または fixed-point (fi) オブジェクトのいずれかで、実数または複素数にできます。

データ型: single | double | int8 | int16 | uint8 | uint16 | fixed point

addr — 書き込みアドレスまたは読み取りアドレス

Scalar (既定値) | Vector

wrEn が true の場合にデータを書き込むアドレス。wrEn が false であれば、RAM のメモリ位置 [addr] から値が読み取られます。この値は fixed-point (fi) または integer のいずれかで、符号なしの 2 ～ 31 ビット長でなければなりません。

依存関係

この端子を有効にするには、[Specify the type of RAM] パラメーターを [Single port] に設定します。

データ型: uint8 | uint16 | fixed point

wr_en — 書き込みイネーブル

Scalar (既定値) | Vector

wrEn が true の場合、RAM の指定したメモリ位置にデータが書き込まれます。[Specify the type of RAM] を [Single port] に設定した場合、wrEn が false であれば、RAM のメモリ位置 addr から値が読み取られます。

データ型: Boolean

出力

dout — 出力データ

Scalar (既定値) | Vector

wrEn が false のときに RAM のメモリ位置 addr から読み取られた出力データ。

依存関係

この端子を有効にするには、[Specify the type of RAM] パラメーターを [Single port] に設定します。

パラメーター

Specify the type of RAM — RAM タイプ

Dual port (既定値) | Simple dual port | Single port

RAM のタイプ。次のいずれかとして指定します。

• Single port — Single Port RAM を作成します。入力は書き込みデータ、アドレス、および書き込みイネーブル、出力は読み取りデータです。

• Simple dual port — Simple Dual Port RAM を作成します。入力は書き込みデータ、書き込みアドレス、書き込みイネーブル、および読み取りアドレス、出力は読み取りアドレスからのデータです。

• Dual port — Dual Port RAM を作成します。入力は書き込みデータ、書き込みアドレス、書き込みイネーブル、および読み取りアドレス、出力は読み取りアドレスと書き込みアドレスからのデータです。

指定した RAM タイプに基づいて、ブロックの入力端子と出力端子がコード ジェネレーターによって動的に構成されます。

Specify the output data for a write operation — 出力書き込み動作

New data (既定値) | Old data

出力の書き込み動作。次のいずれかとして指定します。

• 'New data' — アドレスの新しいデータを出力に送ります。

• Old data' — アドレスの古いデータを出力に送ります。

Specify the RAM initial value — RAM の最初のシミュレーション出力

'0.0' (既定値) | Scalar | Vector

System object の最初のシミュレーション出力。次のいずれかとして指定します。

• スカラー値。

• 初期値と RAM ワードが 1 対 1 でマッピングされたベクトル。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加の構成オプションがあります。

HDL アーキテクチャ

このブロックには、ブロックの実装で hdl.RAM System object を使用していることを示す MATLABSystem アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipelineを参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipelineを参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipelineを参照してください。
RAMDirective	設計内の RAM ブロックをターゲット FPGA の RAM ブロックにマッピングするかどうかを指定します。UltraRAM マッピングの場合は、[Specify the RAM initial value] を 0 に設定する必要があります。RAMDirectiveも参照してください。

複素数データのサポート

このブロックは複素信号のコード生成をサポートしています。

バージョン履歴

R2017b で導入

参考

オブジェクト

• hdl.RAM

ブロック

• Dual Port RAM System | Simple Dual Port RAM

トピック

• HDL Code Generation from hdl.RAM System Object
• Simulink の RAM および ROM 入門
• MATLAB コードによる RAM の実装
• System Objects の HDL コード生成