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Dual Port RAM System

初期値を指定できる hdl.RAM System object に基づく Dual Port RAM ブロック

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ライブラリ:
HDL Coder / HDL RAMs

説明

これらのブロックは、hdl.RAM System object™ を使用する MATLAB System ブロックです。RAM タイプを Dual port、Simple dual port、Single port、True dual port、または Simple tri port として指定できます。シミュレーション動作については、Dual Port RAM System は Dual Port RAM、Single Port RAM System は Single Port RAM のように、それぞれ対応するブロックと同様の動作になります。MATLAB System ブロックでは次のことが可能です。

• RAM の初期値を指定できます。[ブロック パラメーター] ダイアログ ボックスで、[RAM の最初の出力] の値を入力します。

• これらのブロックを Simulink^® モデル内で使用すると、より高速なシミュレーション結果が得られます。

• ベクトル データの使用時に hdl.RAM System object の機能を利用して並列 RAM バンクを作成します。

• 大規模なデータ メモリのパフォーマンスとサポートが向上します。

• 列書き込みメソッドを使用して、アドレス指定されたメモリ位置にあるビットの書き込み可能な部分を指定します。詳細については、列書き込みメソッドを使用した選択的な列への書き込みを参照してください。

制限

• RAM の FPGA ビットストリームを作成する場合、RAM の内容はグローバルなリセット ロジックでリセットされません。RAM をリセットするには、必ずリセット ロジックを実装してください。

• RAM 書き込みアドレスは fixed-point (fi) または integer のいずれかで、符号なしの 2 ～ 31 ビット長でなければなりません。

端子

入力

din — 書き込みデータ入力

scalar | vector

we が true の場合に RAM のメモリ位置に書き込むデータ。スカラーまたはベクトルとして指定します。この値は double、single、half、integer、または fixed-point (fi) オブジェクトのいずれかで、実数または複素数にできます。

バスのサポート:

HDL コード生成用にデータ端子で非バーチャル バスおよびバス配列を使用できます。

データ型: single | double | half | int8 | int16 | uint8 | uint16 | Boolean | fixed point

wr_addr — 書き込みアドレス

scalar | vector

書き込みアドレス。スカラーまたはベクトルとして指定します。データを書き込む RAM のアドレスです。この値は fixed-point (fi) または integer のいずれかで、符号なしの 2 ～ 31 ビット長でなければなりません。

依存関係

この端子を有効にするには、[Type of RAM] パラメーターを [Simple dual port] または [Dual port] に設定します。

データ型: uint8 | uint16 | fixed point

we — 書き込みイネーブル

Scalar (既定値) | Vector

書き込みイネーブル。スカラーまたはベクトルとして指定します。この端子の信号が true の場合、端子 wr_addr で指定された RAM のメモリ位置にデータが書き込まれます。[Type of RAM] パラメーターを [Single port] に設定した場合、we が false であれば、RAM のメモリ位置 wr_addr から値が読み取られます。この値は Boolean、integer、または fixed-point (fi) のいずれかにすることができます。

メモ

列書き込みメソッドを使用するには、データ型が integer または fixed-point (fi) でなければなりません。

データ型: uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

rd_addr — 読み取りアドレス

scalar | vector

読み取りアドレス。スカラーまたはベクトルとして指定します。データを読み取る RAM のアドレスです。この値は fixed-point (fi) または integer のいずれかで、符号なしの実数でなければなりません。

依存関係

この端子を有効にするには、[Type of RAM] パラメーターを [Simple dual port] または [Dual port] に設定します。

データ型: uint8 | uint16 | fixed point

出力

rd_dout — 読み取りデータ

scalar | vector

RAM のメモリ位置 rd_addr から読み取られた古い出力データ。

依存関係

この端子を有効にするには、[Type of RAM] パラメーターを [Dual port] に設定します。

wr_dout — 書き込みデータ出力

scalar | vector

RAM のメモリ位置 wr_addr から読み取られた新しい出力データまたは古い出力データ。

依存関係

この端子を有効にするには、[Type of RAM] パラメーターを [Dual port] に設定します。

パラメーター

Main

Type of RAM — RAM タイプ

Dual port (既定値) | Simple dual port | Single port | True dual port | Simple tri port

RAM のタイプ。次のいずれかとして指定します。

• Single port — Single Port RAM を作成します。入力は書き込みデータ、アドレス、および書き込みイネーブル、出力は読み取りデータです。

• Simple dual port — Simple Dual Port RAM を作成します。入力は書き込みデータ、書き込みアドレス、書き込みイネーブル、および読み取りアドレス、出力は読み取りアドレスからのデータです。

• Dual port — Dual Port RAM を作成します。入力は書き込みデータ、書き込みアドレス、書き込みイネーブル、および読み取りアドレス、出力は読み取りアドレスと書き込みアドレスからのデータです。

• True dual port — True Dual Port RAM を作成します。入力は書き込みデータ a と b、書き込み/読み取りアドレス a と b、書き込みイネーブル a と b で、出力は書き込みアドレス a と b からのデータです。

• Simple tri port — Simple Tri Port RAM を作成します。入力は書き込みデータ、書き込みアドレス、書き込みイネーブル、および読み取りアドレス a と b で、出力は読み取りアドレス a と b からのデータです。

指定した RAM タイプに基づいて、ブロックの入力端子と出力端子がコード ジェネレーターによって動的に構成されます。

Use asynchronous read feature in target hardware — ターゲット ハードウェアで非同期読み取り機能を使用

off (既定値) | on

ターゲット ハードウェアで非同期読み取り機能を使用するかどうか。チェック ボックスとして指定します。非同期読み取りがサポートされているボードでは、ハードウェアで 1 サイクル待機せずに即時に読み取り命令を実行できます。

データ型: Boolean

Behavior for write output — 出力書き込み動作

New data (既定値) | Old data

書き込み出力動作。次のいずれかとして指定します。

• 'New data' — アドレスの新しいデータを出力に送ります。

• Old data' — アドレスの古いデータを出力に送ります。

RAM の最初の出力 — RAM の最初のシミュレーション出力

'0.0' (既定値) | Scalar | Vector

System object の最初のシミュレーション出力。次のいずれかとして指定します。

• スカラー値。

• 初期値と RAM ワードが 1 対 1 でマッピングされたベクトル。

• RAM バンクにおける初期値と RAM ワードが 1 対 1 でマッピングされた n 行 m 列の行列。ここで、n は RAM バンクの数を表し、m は RAM ブロック内のアドレス位置の数を表します (またはその逆になります)。

詳細設定

Model RAM with cycle of delay — 1 サイクルの遅延をもつ RAM をモデル化

on (既定値) | off

R2024b 以降

指定内容に応じて次のようになります。

• true

  • 出力の読み取り前に RAM で入力データが 1 サイクル遅延します。

  • RAM は生成された HDL コードに対してサイクル アキュレートになります。

• false

  • RAM の入力データの読み取りと出力はすぐに行われますが、HDL コード生成時に 1 サイクルのレイテンシが追加されます。

  • オーバーサンプリング値を指定する場合やマルチレート モデルを処理する場合は、クロックレート パイプラインを利用できます。

依存関係

このプロパティを有効にするには、[Use asynchronous read feature in target hardware] パラメーターをオフにします。

プログラムでの使用

ブロック パラメーター: ModelRAMDelay

型: 文字ベクトル、string

値: "on" | "off"

既定の設定: "on"

データ型: Boolean

詳細

列書き込みメソッドを使用した選択的な列への書き込み

列書き込みメソッドを使用すると、RAM を等しいサイズの列の集合として表示できます。書き込みサイクル中に、それらの各列に個別に書き込むことができます。書き込みイネーブル入力のデータ型と値、および書き込みデータ入力のデータ型により、各列のサイズとアドレス指定されたメモリ位置でブロックが書き込みを行う列が決まります。

このコンテキストでは次のようになります。

• DT は、書き込みデータ入力信号 din のデータ型です。

• DW は、入力データのデータ幅です。din の値の語長と等しくなります。

• DTWE は、書き込みイネーブル信号 we のデータ型です。この信号により、アドレス指定されたメモリ位置でブロックが書き込みを行う列が決まります。ブロックは we の値のバイナリ表現における 1 の位置に基づいて列の書き込みを行います。

• NC は、RAM 空間を分割してデータを書き込むことができる列数です。we の値の語長と等しくなります。

• WC は、各列の幅です。DW を NC で割った値と等しくなります。

次の表は、書き込みデータ入力のデータ型、書き込みイネーブル入力のデータ型、列数、および各列の幅の関係をまとめたものです。

DT	DW	DTWE	NC	WC (ビット)
uint16	16	ufix4	4	4
uint32	32	ufix4	4	8
uint64	64	ufix4	4	16
uint32	32	uint8	8	4
uint64	64	uint8	8	8
int32	32	uint16	16	2

たとえば、DT が uint16 で WE が ufix4 の場合、DW は 16、NC は 4、WC は 4 ビットになります。din への入力が 980 の場合、バイナリ表現は 0000001111010100 です。din の列方向の表現は、c4 = 0000、c3 = 0011、c2 = 1101、c1 = 0100 です。ここで、c1 が最初の列です。

次の表は、さまざまな入力の組み合わせに対して列書き込みメソッドを使用した場合の結果をまとめたものです。

we の値	we のバイナリ表現	RAM への書き込みで選択される列	メモリ位置のデータ		dout
			書き込み操作の実行前	書き込み操作の実行後
3	0011	c2、c1	c4 = 0000 c3 = 0000 c2 = 0000 c1 = 0000	c4 = 0000 c3 = 0000 c2 = 1101 c1 = 0100	212
4	0100	c3	c4 = 0000 c3 = 0000 c2 = 0000 c1 = 0000	c4 = 0000 c3 = 0011 c2 = 0000 c1 = 0000	768
6	0110	c3、c2	c4 = 0000 c3 = 0000 c2 = 0000 c1 = 0000	c4 = 0000 c3 = 0011 c2 = 1101 c1 = 0000	976
9	1001	c4、c1	c4 = 0000 c3 = 0000 c2 = 0000 c1 = 0000	c4 = 0000 c3 = 0000 c2 = 0000 c1 = 0100	4
9	1001	c4、c1	c4 = 1111 c3 = 1111 c2 = 1111 c1 = 1111	c4 = 0000 c3 = 1111 c2 = 1111 c1 = 0100	4084

制限

• 書き込みイネーブル入力端子では、符号付きデータ型の入力および小数部の長さがゼロでない入力はサポートされません。

• 書き込みデータ入力の語長は書き込みイネーブルの語長の倍数でなければなりません。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL アーキテクチャ

このブロックには、ブロックの実装で hdl.RAM System object を使用していることを示す MATLABSystem アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipelineを参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipelineを参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipelineを参照してください。
RAMDirective	設計内の RAM ブロックをターゲット FPGA の RAM ブロックにマッピングするかどうかを指定します。UltraRAM マッピングの場合は、[RAM の最初の出力] を 0 に設定する必要があります。詳細については、RAMDirectiveを参照してください。

複素数データのサポート

このブロックは複素信号のコード生成をサポートしています。

制限

ブロックでは以下はサポートされません。

• データ端子における入れ子にされたバス。

• データ端子への非バーチャル バス入力を使用する場合における、[RAM の最初の出力] での非ゼロ値。

バージョン履歴

R2017b で導入

R2024b: クロックレート パイプラインの使用

データ レート フィードバック ループの内部で Dual Port RAM System ブロックを使用し、クロックレート パイプライン最適化を使用できます。このモデル設計は、ビットストリームを再生成せずにプログラムや調整が可能なルックアップ テーブルを必要とするアプリケーションに役立ちます。

新しいパラメーターの [Model RAM with cycle of delay] は、シミュレーションにおける遅延をモデル化するために使用します。[Model RAM with cycle of delay] は既定では有効になっていて、[Use asynchronous read feature in target hardware] を有効にすると無効になります。

R2024b: パラメーター名の変更

次のパラメーターの名前が変更されています。

以前の名前	現在の名前
Specify the type of RAM	Type of RAM
Enable asynchronous reads	Use asynchronous read feature in target hardware
Specify the output data for a write operation	Behavior for write output
Specify the RAM initial value	RAM の最初の出力

R2024b: RAM System ブロックにおける列書き込み操作を使用した列単位での RAM への書き込み

このブロックでは、列書き込みメソッドを使用して、指定したメモリ アドレスにある残りの部分は変えずにメモリの特定の部分を選択的に変更できます。

R2024b: ベクトル データ入力の固有の初期値による RAM バンクの初期化

このブロックでは、固有の初期値で RAM バンクを初期化できます。

R2024a: バス配列入力のサポート

このブロックでは、バス配列として指定された入力データの HDL コード生成がサポートされるようになりました。

R2024a: 半精度および boolean データのサポート

このブロックで、Half 型または Boolean 型の入力データによる HDL コード生成がサポートされるようになりました。

参考

オブジェクト

• hdl.RAM

ブロック

• Simple Dual Port RAM System | Single Port RAM System | True Dual Port RAM System | Simple Tri Port RAM System

トピック

• hdl.RAM System object からの HDL コード生成
• Simulink の RAM および ROM 入門
• MATLAB コードによる RAM の実装
• System Objects の HDL コード生成