Simulink モデルから生成された HDL コードの検証

この例では、HDL テストベンチを生成し、簡単なカウンターモデルについて生成されたコードを検証する方法を示します。このモデルの HDL コードを生成するには、Simulink モデルからの HDL コードの生成を参照してください。このモデルの HDL コードを生成していない場合、HDL Coder™ はテストベンチを生成する前にコード生成を実行します。

HDL テストベンチとは

DUT についての HDL コードの機能を検証するには、HDL テストベンチを生成します。テストベンチには以下が含まれます。

テスト対象のエンティティに接続されている信号のソースによって生成されたスティミュラスデータ。
テスト対象のエンティティによって生成された出力データ。テストベンチの実行中、このデータは検証のために VHDL^® モデルの出力と比較されます。
テスト対象のエンティティを駆動するクロック、リセットおよびクロックイネーブルの入力。
テスト対象のエンティティをコンポーネントにインスタンス化したもの。
テスト対象のエンティティを駆動し、エンティティからの出力を予測されているデータと比較するコード。

Mentor Graphics^® ModelSim^® シミュレーターを使用して、生成されたテストベンチおよびスクリプトファイルのシミュレーションを実行できます。

簡単なカウンターモデル

モデルを開く

このモデルを開いて、簡単なカウンターを表示します。モデルはゼロからしきい値までカウントし、ゼロに戻ります。しきい値は 15 に設定されています。しきい値を変更するには count_threshold 端子への入力の値を変更します。イネーブル信号は、カウンターが加算カウントするか、あるいは前の値を保持するかを指定します。1 の値は、カウンターが連続して加算カウントすることを示しています。

検証方法

HDL Verifier™ がインストールされている場合は、これらの方法を使用して生成された HDL コードを検証することもできます。

検証方法	詳細情報
HDL コシミュレーション	コシミュレーション
SystemVerilog DPI テストベンチ	SystemVerilog DPI テストベンチ
FPGA インザループ	FPGA インザループ

HDL テストベンチの生成

VHDL、Verilog^®、または SystemVerilog の該当するテストベンチコードを生成します。既定では、HDL コードおよびテストベンチコードは、現在のフォルダーに対して相対的に同じターゲットフォルダー hdlsrc に書き込まれます。

カウンターモデルの場合、HDL_DUT サブシステムが DUT です。テストベンチを生成するには、このサブシステムを選択します。

[アプリ] タブで、[HDL Coder] を選択します。
DUT サブシステム HDL_DUT を選択し、この名前が [HDL コード] タブの [次のコード] オプションに表示されることを確認します。選択内容を記憶しておくために、このオプションを固定します。[テストベンチの生成] をクリックします。

Verilog テストベンチコードの生成

カウンターモデル用の Verilog テストベンチコードを生成するには、次の手順を実行します。

[HDL コード] タブで、[設定] をクリックします。
[HDL コード生成] ペインで、[言語] に対して [Verilog] を選択します。
[HDL コード生成] 、 [テストベンチ] ペインで、[テストベンチを生成] をクリックします。

HDL Coder はモデルをコンパイルしてテストベンチを生成します。

テストベンチの生成が完了し、次のメッセージが表示されます。生成されたファイルは hdlsrc フォルダーに置かれます。

### HDL TestBench Generation Complete.

HDL テストベンチファイルの表示

カウンターモデルでは、hdlsrc フォルダーには次のテストベンチファイルが含まれています。

HDL_DUT_tb.vhd: 生成されたテストおよび出力データを含む VHDL テストベンチコード。Verilog または SystemVerilog テストベンチコードを生成した場合、生成されたファイルは HDL_DUT_tb.v または HDL_DUT_tb.sv です。
HDL_DUT_tb_pkg.vhd:VHDL テストベンチコードのパッケージファイル。SystemVerilog テストベンチコードを生成した場合、生成されたファイルは HDL_DUT_tb_pkg.sv です。ターゲット言語として Verilog を指定した場合は、このファイルは生成されません。
HDL_DUT_tb_compile.do: Mentor Graphics ModelSim コンパイルスクリプト (vcom コマンド)。このスクリプトはテスト対象のエンティティ (HDL_DUT.vhd) とテストベンチコード (HDL_DUT_tb.vhd) のコンパイルおよび読み込みを行います。
HDL_DUT_tb_sim.do: シミュレーターの初期化、[波形] ウィンドウの信号表示の設定、シミュレーションの実行を行う Mentor Graphics ModelSim スクリプト。

生成されたテストベンチコードを MATLAB^® エディターで表示するには、現在のフォルダーで HDL_DUT_tb.vhd または HDL_DUT_tb.v ファイルをダブルクリックします。

生成された HDL コードのシミュレーションの実行と検証

シミュレーション結果を検証するには、Mentor Graphics ModelSim シミュレーターを使用できます。Mentor Graphics ModelSim がインストール済みでなければなりません。

シミュレーターを開くには関数vsim (HDL Verifier)を使用します。実行可能ファイルへのパスを指定することで、このコマンドはシミュレーターを開く方法を示します。

vsim('vsimdir','C:\Program Files\ModelSim\questasim\10.6b\win64\vsim.exe')

生成されたモデルおよびテストベンチコードをコンパイルし、シミュレーションを実行するには、HDL Coder によって生成されるスクリプトを使用します。カウンターモデルでは、次のコマンドを実行して、HDL_DUT サブシステム向けに生成されたテストベンチをコンパイルしてシミュレーションを行います。

Mentor Graphics ModelSim ソフトウェアを開いて、生成されたコードファイルおよびスクリプトがあるフォルダーに移動します。
生成されたコンパイルスクリプトを使用して、生成されたモデルとテキストベンチコードをコンパイルして読み込みます。HDL_DUT サブシステムの場合、次のコマンドを実行して生成されたコードをコンパイルします。
```
QuestaSim>do HDL_DUT_tb_compile.do
```
生成されたシミュレーションスクリプトを使用してシミュレーションを実行します。警告メッセージは無視できます。HDL_DUT サブシステムでは、次のコマンドを実行して生成されたコードのシミュレーションを実行します。
```
QuestaSim>do HDL_DUT_tb_sim.do
```
シミュレーターによって設計が最適化され、結果が [波形] ウィンドウに表示されます。シミュレーション結果が表示されない場合は [波形] ウィンドウを開きます。シミュレーションスクリプトによって、クロック信号、リセット信号、クロックイネーブル信号を含むモデルの入出力が [波形] ウィンドウに表示されます。