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Simulink モデルからの HDL コードの生成

この例では、簡単な Counter モデルの HDL コードを生成する方法を示します。モデルは、ゼロからしきい値までカウントし、ゼロに戻る簡単な加算カウンターです。このモデルの HDL コードを生成する前に、HDL コード アドバイザーを使用してモデルの HDL 互換性を検証することを推奨します。次の方法を参照してください。

既定では、HDL Coder™ は hdlsrc フォルダーを現在の作業フォルダー内に作成して、HDL ファイルを生成します。そのため、HDL コードの生成に進む前に、現在の作業フォルダーが書き込み可能であることを確認します。

簡単な加算カウンター モデル

このモデルを開いて、簡単な加算カウンターを表示します。モデルはゼロからしきい値までカウントし、ゼロに戻ります。このモデルでは、しきい値は 15 に設定されています。count_threshold ポートへの入力である Constant ブロックの値を変更することで、しきい値を変更できます。イネーブル信号は、カウンターがカウントすべきか、あるいは前の値を保持すべきかを指定します。イネーブル信号が 1 に設定されています。これは、カウンターが継続的にカウントすることを意味しています。

open_system('hdlcoder_simple_up_counter.slx')
set_param('hdlcoder_simple_up_counter', 'SimulationCommand', 'Update')

HDL コードの生成

コードを生成するには、[HDL コード] タブを使用します。HDL コード アドバイザーを開くには、DUT Subsystem を選択し、次に [HDL コード アドバイザー] をクリックします。

加算カウンター モデルの場合、[HDL_DUT] サブシステムが DUT です。DUT のコードを生成するには、次を行います。

  1. [アプリ] タブで、[HDL Coder] を選択します。[HDL コード] タブが表示されます。

  2. モデルの DUT サブシステムを選択し、その Subsystem 名が [次のコード] オプションに表示されることを確認します。選択内容を記憶しておくために、このオプションは固定できます。[HDL コードを生成] をクリックします。

既定では、HDL Coder はターゲット hdlsrc フォルダーに VHDL コードを生成します。

Verilog コードを生成する場合、この設定を [コンフィギュレーション パラメーター] ダイアログ ボックスの [HDL コード生成] ペインに指定できます。コードを生成する前に、設計に対するモデルレベルの設定のカスタマイズ (ネイティブ浮動小数点のサポートの有効化、リソースとトレーサビリティ レポートの生成、モデルレベルの最適化の使用、その他のグローバル設定の変更など) を行うこともできます。

カウンター モデル用の Verilog コードを生成するには、次の手順を実行します。

  1. [HDL コード] タブで、[設定] をクリックします。

  2. [HDL コード生成] ペインで、[言語] に対して [Verilog] を選択します。その他の設定は既定のままにします。[適用] をクリックし、[生成] をクリックします。

HDL Coder は、コードの生成前にモデルをコンパイルします。端子のデータ型などのモデルの表示オプションによっては、コードの生成後にモデルの外観が変わることがあります。コードの生成が進むにつれて、HDL Coder によって MATLAB® コマンド ラインに次のリンクを備えた進行状況を示すメッセージが表示されます。

  • コンフィギュレーション パラメーターが適用されたモデルを示すコンフィギュレーション セットへのリンク。

  • 生成されたファイルへのリンク。MATLAB エディターでファイルを表示するには、リンクをクリックします。

プロセスが終了すると次のメッセージが表示されます。

### HDL Code Generation Complete.

HDL コード生成ファイルの表示

hdlsrc フォルダーのアイコンが現在のフォルダー ブラウザーに表示されます。生成されたコードとスクリプト ファイルを表示するには、hdlsrc フォルダー アイコンをダブルクリックします。フォルダーには、VHDL または Verilog コード、生成されたコードをコンパイルするスクリプト、合成スクリプトおよびマッピング ファイルを含むファイルがあることがわかります。たとえば、symmetric_fir サブシステムのコードを生成した場合、これらのファイルは hdlsrc フォルダーにあります。

  • HDL_DUT.vhd: このファイルは、エンティティ定義と設計した加算カウンターを実装する RTL アーキテクチャが含まれる VHDL® コードです。

    メモ

    Verilog コードを生成した場合、HDL_DUT.v ファイルが得られます。

  • HDL_DUT_compile.do: Mentor Graphics® ModelSim® コンパイル スクリプト。このスクリプトを呼び出して、生成された VHDL コードをコンパイルするには、vcom コマンドを使用します。

  • HDL_DUT_synplify.tcl: このファイルは、Synplify® 合成 TCL スクリプトです。

  • HDL_DUT_map.txt: このレポート ファイルは、生成されたエンティティまたはモジュールを生成元のサブシステムにマッピングするマッピング ファイルです。マッピング ファイルを使用したコードのトレースを参照してください。

  • HDL_DUT_report.html: このファイルは、HDL コード生成のステータスと、警告またはメッセージを表示する HDL コード生成チェック レポートです。HDL コード生成が失敗した場合、失敗の原因をチェック レポートで確認します。

  • gm_hdlcoder_simple_up_counter.slx: このファイルは、Simulink® モデリング環境での HDL コードの動作を表す生成モデルです。詳細については、生成されたモデルと検証モデルを参照してください。

生成された HDL コードの検証

ターゲット ハードウェアでの設計の展開に進む前に、生成された HDL コードを検証しなければなりません。hdlsrc フォルダーから、現在の作業フォルダーに移動します。生成された HDL コードを検証する方法の詳細については、HDL テスト ベンチを使用して Simulink モデルから生成されたコードの検証を参照してください。

参考

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