この例では、HDL Coder™ を使用して FPGA 設計で RAM リソースを利用する方法を示します。

この例では、HDL Coder™ でサブシステム レベルのストリーミング最適化を使用する方法を示します。

この例では、HDL Coder™ でサブシステム レベルの共有最適化を使用する方法を示します。

この例では、HDL Coder™ がクロック レート パイプラインのコンテキストにおいて演算の実行をどのように管理するかを示します。既定では、最も速い基本サンプル レートで動作する設計領域でリソース共有が適用されると、面積の最適化のためのリソース共有で説明されているように、局所的なマルチレートのアーキテクチャが合成されます。それよりも遅いサンプル レートで共有リソースが動作している場合、クロック レート パイプラインが有効になっていれば、コード ジェネレーターは、この例で説明するシングルレートのアーキテクチャを合成します。

この例では、設計の一部を変更することで、リソース共有によるモデル設計の最適化の機会を高める方法を示します。リソース共有は、ターゲット FPGA デバイスでの設計の面積使用を改善する HDL Coder の最適化です。この最適化では、機能的に等価な複数のリソースを特定し、それらを単一のリソースに置き換えます。詳細については、リソース共有を参照してください。

この例では、クローン検出器アプリを使用して、繰り返しパターンを自動的に特定して置き換える方法を示します。結果として、リソース共有を使用してモデルを最適化する機会も向上します。クローン検出器アプリは、設計内のクローンを特定し、そのクローンをライブラリ内のサブシステム ブロックへのリンクに置き換えてモデルをリファクタリングします。この例では、リソース共有が最適になるようにクローン検出器アプリを使用して変更済みのモデルを使用します。これらの変更の詳細については、「設計の変更によるリソース共有の改善」を参照してください。