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add

fimath オブジェクトを使用して 2 つの配列を加算

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構文

c = add(F,a,b)

説明

c = add(F,a,b) は、fimath オブジェクト F を使用して配列 a と b を加算します。a と b の fimath オブジェクトをオーバーライドする場合や、a と b に関連付けられる fimath プロパティが異なる場合に役に立ちます。出力 c にローカル fimath はありません。

例

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この例では、c は a と b の 32 ビットの和であり、小数部の長さは 16 です。

a = fi(pi);
b = fi(exp(1));
F = fimath('SumMode','SpecifyPrecision',...
  'SumWordLength',32,'SumFractionLength',16);
c = add(F,a,b)
c = 
    5.8599

          DataTypeMode: Fixed-point: binary point scaling
            Signedness: Signed
            WordLength: 32
        FractionLength: 16

入力引数

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加算に使用する fimath オブジェクト。

オペランド。スカラー、ベクトル、行列または多次元配列として指定します。

a および b は、いずれかがスカラーでない場合は、同じ次元にする必要があります。a、b のいずれかがスカラーの場合、c はスカラーでない方のオブジェクトの次元になります。

a または b が fi オブジェクトの場合、a と b は両方とも fi オブジェクトでなければなりません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fi
複素数のサポート: あり

アルゴリズム

add の使用時、a と b の fimath プロパティは変更されません。また、出力 fi オブジェクト c にローカル fimath はありません。

c = add(F,a,b)
は、以下と等価です。
c = removefimath(setfimath(a,F) + setfimath(b,F))

拡張機能

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HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

バージョン履歴

R2006a より前に導入

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参考

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トピック