HDL ワークフローアドバイザーを使用したコードの生成と FPGA での合成

HDL ワークフローアドバイザーは、次のような Simulink^® サブシステムの HDL コードを生成する各段階と、FPGA 設計プロセスをサポートします。

モデルに HDL コード生成との互換性があるか確認し、非互換設定を自動的に修正。
HDL コード、テストベンチ、コードとテストベンチをビルドして実行するスクリプトの生成。
コシミュレーションまたは SystemVerilog DPI テストベンチ、コードカバレッジの生成 (HDL Verifier™ が必要)。
サードパーティ製の合成ツールとの統合による合成とタイミング解析。
合成時に取得したクリティカルパスなどの情報によるモデルのバックアノテーション。
FPGA インザループシミュレーション (HDL Verifier が必要) を含む、選択した FPGA 開発ターゲットデバイスと Simulink Real-Time™ FPGA I/O ワークフローに対する完全な自動ワークフロー。

FIR フィルターモデル

この例は、FIR フィルターモデルの HDL コードを生成し、FPGA デバイスで設計を合成する方法を示します。HDL コードを生成する前に、モデルは HDL コード生成と互換性がなければなりません。HDL 互換性についてモデルのチェックと更新を行うには、HDL コードアドバイザーを使用した Simulink モデルの HDL 互換性のチェックを参照してください。HDL ワークフローアドバイザーは Simulink Online™ では使用できません。

この例では、HDL コード生成と互換性のある対称 FIR フィルターモデルを使用します。このモデルをコマンドラインで開くには、次を入力します。

sfir_fixed

モデルは、HDL 設計に適した作業分担を使用します。

フィルターのアルゴリズムを実装する symmetric_fir サブシステムがテスト対象デバイス (DUT) です。HDL エンティティはこのサブシステムから生成されます。
サブシステムを駆動する最上位のモデルコンポーネントはテストベンチとして機能します。

最上位モデルは symmetric_fir サブシステムに対して 16 ビットの固定小数点入力信号を生成します。Signal From Workspace ブロックはフィルターに対するテスト入力 (スティミュラス) 信号を生成します。4 つの Constant ブロックがフィルター係数を示しています。Scope ブロックはシミュレーションに使用され、HDL コード生成には使用されません。

symmetric_fir サブシステムに移動するには、次を入力します。

open_system('sfir_fixed/symmetric_fir')

Symmetric FIR filter algorithm.

フォルダーの作成と関連ファイルのコピー

MATLAB^® で、以下を実行します。

sl_hdlcoder_work という名前のフォルダーを作成します。たとえば、次のようにします。
```
mkdir C:\work\sl_hdlcoder_work
```
sl_hdlcoder_work は、モデル例とフォルダーのローカルコピーおよび生成された HDL コードを保存します。MATLAB フォルダーツリー内ではないフォルダーの場所を使用します。
sl_hdlcoder_work を作業フォルダーにします。たとえば、次のようにします。
```
cd C:\work\sl_hdlcoder_work
```
sfir_fixed モデルのローカルコピーを現在の作業フォルダーに保存します。モデルを開いたままにしておきます。

ツールパスの設定

設計を合成せずに HDL コードを生成する場合、ツールパスを設定する必要はありません。HDL ワークフローアドバイザーの [ターゲットを設定] 、 [ターゲットデバイスおよび合成ツールを設定] の手順で、[合成ツール] 設定を既定の [No Synthesis Tool Specified] のままにして、ワークフローを実行します。

ターゲットプラットフォームで設計を合成する場合、HDL ワークフローアドバイザーを開いてワークフローを実行する前に、合成ツールへのパスを設定します。この例では Xilinx^®Vivado^® を使用するため、XilinxVivado が既にインストールされていなければなりません。ツールパスを設定するには、インストールされている Xilinx Vivado 2019.2 の実行可能ファイルを指し示すように関数 hdlsetuptoolpath を使用します。必要に応じて、任意の別の合成ツールを使用して、この例を実行することができます。合成ツールへのパスを設定するには、hdlsetuptoolpath を使用します。サポートされている最新のツールについては、HDL の言語サポートおよびサポートされるサードパーティ製ツールとハードウェアを参照してください。

hdlsetuptoolpath('ToolName','Xilinx Vivado','ToolPath',...
 'C:\Xilinx\Vivado\2019.1\bin\vivado.bat');

HDL ワークフローアドバイザーを開く

Simulink モデルから HDL ワークフローアドバイザーを開くには、次の手順に従います。

[アプリ] タブで、[HDL Coder] を選択します。[HDL コード] タブが表示されます。
モデルの DUT サブシステムを選択し、その Subsystem 名が [次のコード] オプションに表示されることを確認します。選択内容を記憶しておくために、このオプションは固定できます。[ワークフローアドバイザー] をクリックします。

HDL ワークフローアドバイザーを開くときに、プロジェクトフォルダーに互換性がないという警告がコードジェネレーターで発生することがあります。アドバイザーを開くには、[slprj を削除して続ける] を選択します。

HDL ワークフローアドバイザーの左側のペインに階層内のフォルダーのリストが表示されます。各フォルダーは、関連するタスクのグループまたはカテゴリを表しています。左側のペインから、フォルダーまたは個々のタスクを選択できます。HDL ワークフローアドバイザーは選択されたフォルダーまたはタスクに関する情報を右側のペインに表示します。

個々のタスクの詳細については、そのタスクを右クリックし、[これはなに?] を選択します。

[HDL ワークフローアドバイザー] ウィンドウの詳細については、HDL ワークフローアドバイザーのご利用の前にを参照してください。

HDL コードの生成と FPGA での合成

[ターゲットを設定] 、 [ターゲットデバイスおよび合成ツールを設定] 手順で、[合成ツール] に [Xilinx Vivado] を選択して [このタスクを実行] を選択します。
コードを生成するには、[RTL コードとテストベンチを生成] タスクを右クリックし、[選択したタスクまで実行する] を選択します。
[FPGA 合成および分析] 、 [合成および P/R を実行] 、 [実装を実行] のタスクで、[このタスクをスキップ] の選択を解除し、[適用] をクリックします。
[合成結果をもつモデルに注釈を付ける] を右クリックし、[選択したタスクまで実行] を選択します。

スクリプトを使用したコマンドラインでのワークフローの実行

コマンドラインで HDL ワークフローを実行するには、ワークフローアドバイザー設定をスクリプトにエクスポートします。スクリプトにエクスポートするには、[HDL ワークフローアドバイザー] ウィンドウで、[ファイル] 、 [スクリプトへのエクスポート] を選択します。[Export Workflow Configuration] ダイアログボックスで、ファイル名を入力してスクリプトを保存します。

スクリプトは、コマンドラインから実行できる MATLAB ファイルです。スクリプトを直接変更するか、スクリプトを HDL ワークフローアドバイザーにインポートし、タスクを変更して、更新したスクリプトをエクスポートします。詳細については、スクリプトを使用した HDL ワークフローの実行を参照してください。