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合成およびタイミングの解析

配置配線、バック アノテーション、スクリプトの生成

関数

hdlsetuptoolpathSet up system environment to access FPGA synthesis software

Simulink コンフィギュレーション パラメーター

すべて展開する

例および操作のヒント

コンパイル、シミュレーションおよび合成のためのスクリプトの生成

スクリプト ファイルをカスタマイズするためのコマンド ライン プロパティと GUI オプション

コンパイル、シミュレーション、合成、lint スクリプトの設定

スクリプト ファイルの生成を設定するオプションを [EDA ツールのスクリプト] ペインで設定します。

合成属性の追加

生成されたコード内の合成属性

Tcl スクリプトを使用した合成プロジェクトの構成

合成プロジェクトを構成する Tcl スクリプトを追加する

概念

Simulink HDL ワークフロー アドバイザーを使用した HDL コード生成および FPGA 合成

コードを生成し、ターゲット ハードウェアで設計を合成する方法を学ぶ。

生成されたスクリプト ファイルの構造

生成された EDA スクリプトは 3 つのセクションで構成され、次の順序で生成および実行されます。

スクリプトの生成を制御するためのプロパティ

この節では、関数 makehdl または関数 makehdltb でプロパティを設定し、スクリプト生成を有効または無効にしたり、生成されるスクリプト ファイルの名前や内容をカスタマイズしたりする方法を説明します。

合成オブジェクティブの Tcl コマンドへのマッピング

HDL ワークフローの合成オブジェクティブに対応するツール固有の Tcl コマンド

トラブルシューティング

IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決

Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミング エラーを解決します。