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合成オブジェクティブの Tcl コマンドへのマッピング

HDL ワークフロー アドバイザーは、次のような Simulink® サブシステムの HDL コードを生成する各段階と、FPGA 設計プロセスをサポートします。

  • モデルに HDL コード生成との互換性があるか確認し、非互換設定を自動的に修正。

  • HDL コード、テスト ベンチ、コードとテスト ベンチをビルドして実行するスクリプトの生成。

  • コシミュレーションまたは SystemVerilog DPI テスト ベンチ、コード カバレッジの生成 (HDL Verifier™ が必要)。

  • サードパーティ製の合成ツールとの統合による合成とタイミング解析。

  • 合成時に取得したクリティカル パスなどの情報によるモデルのバックアノテーション。

  • FPGA インザループ シミュレーション (HDL Verifier が必要) を含む、選択した FPGA 開発ターゲット デバイスと Simulink Real-Time™ FPGA I/O ワークフローに対する完全な自動ワークフロー。

HDL ワークフロー アドバイザーの [合成オブジェクティブ] フィールドまたは HDL ワークフローの CLI ワークフロー hdlcoder.Objective に合成オブジェクティブを指定すると、HDL Coder™ ソフトウェアによって合成ツールに特有の Tcl コマンドが生成されます。

Altera Quartus II

合成オブジェクティブTcl コマンド
面積の最適化set_global_assignment -name OPTIMIZATION_TECHNIQUE "Area"
set_global_assignment -name FITTER_EFFORT "Standard Fit"
コンパイルの最適化set_global_assignment -name OPTIMIZATION_TECHNIQUE "Balanced"
set_global_assignment -name FITTER_EFFORT "Fast Fit"
速度の最適化set_global_assignment -name OPTIMIZATION_TECHNIQUE "Speed"
set_global_assignment -name FITTER_EFFORT "Standard Fit"

Xilinx Vivado 2014.4

ツールのバージョンが異なると、Tcl コマンドも若干異なります。

合成オブジェクティブTcl コマンド
面積の最適化set_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Area_Explore" [get_runs impl_1]
コンパイルの最適化set_property strategy "Flow_RuntimeOptimized" [get_runs synth1]
set_property strategy "Flow_Quick" [get_runs impl_1]
速度の最適化set_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Performance_Explore" [get_runs impl_1]

Xilinx ISE 14.7 および PlanAhead

ツールのバージョンが異なると、Tcl コマンドも若干異なります。

合成オブジェクティブTcl コマンド
面積の最適化set_property strategy "AreaReduction" [get_runs synth_1]
set_property strategy "MapCoverArea" [get_runs impl_1]
コンパイルの最適化set_property strategy "{XST Defaults}" [get_runs synth_1]
set_property strategy "{ISE Defaults}" [get_runs impl_1]
速度の最適化set_property strategy "TimingWithIOBPacking" [get_runs synth_1]
set_property strategy "MapTiming" [get_runs impl_1]

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