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速度と面積の最適化に関するガイドライン

ターゲット FPGA デバイスに展開する設計の速度と面積の最適化に関するガイドライン

HDL モデリングガイドラインは、HDL Coder™ でのコード生成用の Simulink^® モデル、MATLAB Function ブロック、および Stateflow^® チャートの作成に関する推奨ガイドラインです。アーキテクチャのガイダンスに加え、FPGA、ASIC、SoC などのハードウェアプラットフォームが生成コードのターゲットになるため、これらのガイドラインを使用してターゲットハードウェアでの設計の速度や面積を最適化できます。

トピック

ガイドラインと重大度レベルのリスト

速度と面積の最適化に関するガイドライン - 番号付きリスト
速度と面積の最適化に関するガイドラインをガイドライン ID の順に昇順に示したリスト。
HDL モデリングガイドラインの重大度レベル
HDL モデリングガイドラインに関連付けられている各種の重大度レベルとその説明。

面積の最適化に関するガイドライン

さまざまなブロックのリソース共有設定
さまざまなブロックでリソース共有最適化を効果的に使用するための推奨設定。
サブシステムと浮動小数点 IP のリソース共有
サブシステムと浮動小数点 IP でリソース共有最適化を効果的に使用するための推奨設定。
ベクトル処理と行列乗算のリソース共有に関するガイドライン
"リソース共有" とは、HDL Coder によって行われる面積の最適化の 1 つです。

速度の最適化に関するガイドライン

分散型パイプライン方式とクロックレートパイプラインのガイドライン
特定のブロック実装を指定したり、特定の設定を使用する場合、コードジェネレーターはレジスタを導入します。
ベクトルデータ型入力をもつブロックの分散型パイプライン方式レジスタの挿入
ベクトル入力に分散型パイプライン方式の最適化を効果的に使用するための推奨設定。

関連情報

速度と面積の最適化