Atan2

CORDIC 近似手法を使用して Atan2 演算を計算し、レイテンシを加味してシミュレートする

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ライブラリ:
HDL Coder

説明

Atan2 ブロックは、COordinate Rotation DIgital Computer (CORDIC) の近似手法を使用して、実数値の入力信号の 4 象限逆正接を実行します。詳細については、アルゴリズムの CORDIC 近似手法を参照してください。このブロックには入出力データが有効かどうかを示す制御信号があります。また、アルゴリズムの反復回数およびレイテンシ手法も指定できます。

Simulink^® モデルでこのブロックを使用するには、MATLAB^® コマンド ウィンドウで以下のコマンドを入力して HDLMathLib ライブラリを開きます。

open_system("HDLMathLib")

Atan2 ブロックをレイテンシを加味してシミュレートできます。詳細については、レイテンシの考慮事項を参照してください。

例

Implement Atan2 Block with Control Signals

Implement the control-signal based Atan2 block and use it to generate HDL code.

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端子

入力

y_dataIn — y 座標のデータ

スカラー | ベクトル

y 座標のデータ。スカラーまたはベクトルとして指定します。入力信号は実数値データでなければなりません。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | bus

x_dataIn — x 座標のデータ

スカラー | ベクトル

x 座標のデータ。スカラーまたはベクトルとして指定します。入力信号は実数値データでなければなりません。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | bus

validIn — 入力制御信号が有効かどうか

スカラー

入力信号が有効かどうかを示す入力制御信号。スカラーとして指定します。

データ型: Boolean

出力

thetaOut — 4 象限逆正接

スカラー | ベクトル

x 座標と y 座標の入力信号の 4 象限逆正接。スカラーまたはベクトルとして返されます。この信号は x_dataIn 信号または y_dataIn 信号の値からのベクトルと正の x 軸がなす角度です。

データ型: int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | bus

validOut — 出力制御信号が有効かどうか

スカラー

出力信号が有効かどうかを示す出力制御信号。スカラーとして返されます。

データ型: Boolean

パラメーター

ブロック パラメーターを対話形式で編集するには、プロパティ インスペクターを使用します。Simulink ツールストリップの [シミュレーション] タブの [準備] ギャラリーで [プロパティ インスペクター] を選択します。

Number of iterations — CORDIC アルゴリズムの反復回数

11 (既定値) | positive integer

CORDIC アルゴリズムの反復回数を指定します。

プログラムでの使用

ブロック パラメーター: iter

型: 文字ベクトル

値: Integer values

既定の設定: '11'

Latency strategy — レイテンシ手法

Max (既定値) | Min | Custom | Custom(PerIteration) | Zero

最小レイテンシ、最大レイテンシ、カスタム レイテンシ、ゼロ レイテンシのいずれかから、使用するレイテンシを指定します。詳細については、レイテンシ手法を参照してください。

ブロックにカスタム レイテンシを使用するには、[Latency strategy] を [Custom] に設定し、[Custom latency] フィールドにレイテンシ値を入力します。

反復アルゴリズムのパイプライン ステージ数を制御することもできます。反復アルゴリズムのレイテンシをカスタマイズするには、[Latency strategy] を [Custom(PerIteration)] に設定し、[IterationsPerPipeline] フィールドにパイプラインあたりの反復回数の値を入力します。 (R2025a 以降)

プログラムでの使用

ブロック パラメーター: latencyMode

型: 文字ベクトル

値: 'Max' | 'Min' | 'Custom' | 'Custom(PerIteration)' | 'Zero'

既定の設定: 'Max'

Custom latency — カスタム レイテンシ

0 (既定値) | positive integer

カスタム レイテンシ値を指定します。レイテンシは範囲 [0, L] の非負の整数でなければなりません。ここで、L は Atan2 ブロックの最大レイテンシ値です。詳細については、レイテンシの考慮事項を参照してください。

依存関係

このパラメーターを有効にするには、[レイテンシ手法] を [カスタム] に設定します。

プログラムでの使用

ブロック パラメーター: customLatencyValue

型: 整数

値: 0 to Max latency

既定の設定: 0

IterationsPerPipeline — パイプラインあたりの反復回数

1 (既定値) | positive integer

R2025a 以降

アルゴリズムの各パイプライン ステージで使用する反復回数を指定します。

依存関係

このパラメーターを有効にするには、[Latency strategy] を [Custom(PerIteration)] に設定します。

プログラムでの使用

ブロック パラメーター: iterationsPerPipelineValue

型: 整数

値: Positive integer

既定の設定: 1

アルゴリズム

CORDIC

CORDIC は COordinate Rotation DIgital Computer の頭字語です。ギブンス回転に基づく CORDIC アルゴリズムは、Shift-Add 反復演算のみを必要とするため、ハードウェア効率が最も優れたアルゴリズムの 1 つです (参考文献を参照)。CORDIC アルゴリズムは、明示的な乗数を必要としません。CORDIC を使用すると、正弦関数、余弦関数、逆正弦関数、逆余弦関数、逆正接関数、ベクトル振幅関数などのさまざまな関数を計算できます。また、このアルゴリズムは除算、平方根、双曲線、対数などの関数にも使用できます。

CORDIC の反復回数を増やすと、結果の精度が高まりますが、それにより計算量が増加しレイテンシが増えます。

レイテンシの考慮事項

このブロックは、MATLAB Function ブロック LumpLatency を含むマスク サブシステムです。サブシステムでは、この MATLAB Function ブロックを使用して、[Number of iterations] パラメーターの値に基づいてレイテンシを計算します。ブロックのレイテンシを計算する関数を表示するには、マスク サブシステムの LumpLatency ブロックを開きます。マスク内を表示するには、ブロックの ⇩ アイコンをクリックします。

次に表に、[Latency strategy] パラメーターの設定に基づいてブロックでレイテンシがどのように計算されるかを示します。

レイテンシ手法	レイテンシ値 (L)
Max	方程式 L = N + 3 を使用して最大レイテンシが使用されます。ここで、N は [Number of iterations] パラメーターの値です。
Min	方程式 L = 2 + ceil(N / 3) を使用して最小レイテンシが使用されます。
カスタム	カスタム レイテンシ値を指定します。レイテンシを指定するには、ゼロから最大レイテンシまでの間の値を [Custom latency] パラメーターで入力します。詳細については、Custom latencyを参照してください。
Custom(PerIteration)	この設定は、反復アルゴリズムのパイプライン ステージを制御するために使用します。 [IterationsPerPipeline] パラメーターを使用して、反復あたりのパイプライン ステージ数を指定します。方程式 L = 3 + ceil(N / K) がブロックで使用されます。ここで、K は [IterationsPerPipeline] パラメーターの値です。
ゼロ方向	ブロックのレイテンシは 0 になります。

パイプラインのカスタマイズ

Atan2 ブロックでは、パイプライン化されたアーキテクチャを使用して CORDIC ベースの Atan2 アルゴリズムを実装します。既定では、ブロックは最大レイテンシを使用しますが、これは [Number of iterations] パラメーターに依存します。ブロックはパイプライン ステージごとに 1 回の反復を実行します。たとえば、[Number of iterations] を 15 に設定すると、ブロックのレイテンシはレイテンシの考慮事項のレイテンシの方程式に基づいて 18 になります。反復回数を増やすとブロックのレイテンシも増えます。

[Latency strategy] を [Custom(PerIteration)] に設定して反復アルゴリズムのレイテンシをカスタマイズすることで、パイプライン ステージあたりの反復回数を制御できます。たとえば、[Number of iterations] を 15 に設定している場合に、ブロックによる反復を 3 つのパイプライン ステージで実行するには、[IterationsPerPipeline] を 15/3 = 5 に設定します。[Custom(PerIteration)] レイテンシ手法を使用することで、ブロックのレイテンシが 6 に減ります。

参照

[1] Volder, Jack E., “The CORDIC Trigonometric Computing Technique.” IRE Transactions on Electronic Computers EC-8 (1959); 330–334.

[2] Andraka, Ray “A Survey of CORDIC Algorithm for FPGA Based Computers.” Proceedings of the 1998 ACM/SIGDA Sixth International Symposium on Field Programmable Gate Arrays. Feb. 22–24 (1998): 191–200.

[3] Walther, J.S., “A Unified Algorithm for Elementary Functions,” Proceedings of the Spring Joint Computer Conference, May 18-20, 1971: 379–386.

[4] Schelin, Charles W., “Calculator Function Approximation,” The American Mathematical Monthly 90, no. 5 (1983): 317–325.

拡張機能

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

このブロックでは、HDL Coder™ を使用した HDL コード生成がサポートされています。HDL Coder には、HDL の実装および合成されたロジックに影響する追加の構成オプションがあります。

HDL アーキテクチャ

アーキテクチャ	説明
Module (既定値)	サブシステムとそのサブシステム内のブロックのコードを生成します。
BlackBox	ブラック ボックス インターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。 サブシステムのブラックボックス インターフェイスの生成は、クロック信号を使用しない Model ブロック インターフェイスの生成と似ています。
No HDL	生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

HDL ブロック プロパティ

一般
AdaptivePipelining	合成ツール、ターゲット周波数、乗算器の語長に基づくパイプラインの自動挿入。既定の設定は [継承] です。AdaptivePipeliningも参照してください。
BalanceDelays	あるパスに新しい遅延が導入されたことを検出し、それに一致する遅延を他のパスに挿入します。既定の設定は [継承] です。BalanceDelaysも参照してください。
ClockRatePipelining	パイプライン レジスタを低速のデータ レートではなく高速のクロック レートで挿入します。既定の設定は [継承] です。ClockRatePipeliningも参照してください。
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipelineを参照してください。
DistributedPipelining	パイプライン レジスタの分散、またはレジスタのリタイミング。既定の設定は [継承] です。DistributedPipeliningも参照してください。
DSPStyle	乗算器のマッピングの合成属性。既定の設定は [なし] です。DSPStyleも参照してください。
FlattenHierarchy	生成された HDL コードからサブシステム階層を削除します。既定の設定は [継承] です。FlattenHierarchyも参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipelineを参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipelineを参照してください。
SharingFactor	単一の共有リソースにマッピングされる、機能的に等価なリソースの数。既定値は 0 です。リソース共有も参照してください。
StreamingFactor	時間多重化されてシリアルのスカラー データ パスに変換される、パラレル データ パスの数、またはベクトルの数。既定値は 0 であり、パラレル データ パスがそのまま実装されます。ストリーミングも参照してください。

ターゲット仕様

このブロックは DUT にできないため、[ターゲット仕様] タブのブロック プロパティ設定は無視されます。

制限

• このブロックは Synchronous Subsystem ブロックでは使用できません。

• ブロックでリソース共有最適化はサポートされません。

バージョン履歴

R2020b で導入

R2025a: 反復あたりのパイプライン ステージ数の制御

反復アルゴリズムのパイプライン ステージを制御するには、[LatencyStrategy] HDL パラメーターを [Custom(PerIterations)] に設定し、[IterationsPerPipeline] パラメーターを使用して反復あたりのパイプライン ステージ数を指定します。この設定は、生成コードにおけるパイプライン ステージを制御し、設計の速度とリソース利用を最適化するために使用します。

参考

Trigonometric Function | atan2