クロックレート パイプライン

データ レートよりも速いクロック レートでパイプライン レジスタを挿入する

モデル コンフィギュレーション ペイン: 最適化 / パイプライン

説明

設計にマルチサイクル パスが含まれている場合は、クロックレート パイプラインを使用して、データ レートよりも速いクロックレートでパイプライン レジスタを挿入します。この最適化によってクロック周波数が改善され、追加のレイテンシを発生させることなく使用面積を削減します。クロックレート パイプラインは、ご使用のモデルに含まれる既存の設計遅延には影響を与えません。合成ツールのマルチサイクル パスの使用による制約への代替方法です。

依存関係

[オーバーサンプリング係数] に 1 よりも大きい値を指定する場合や [Simulink のレートを実際のハードウェアのレートとして扱う] を選択する場合は、必ず [クロックレート パイプライン] チェック ボックスを選択します。クロックレート パイプラインは、同じ低速なデータ レートで実行され、Delay ブロックやレート変換を導入するブロックで区切られるモデル内の領域を特定します。コード ジェネレーターは、これらの領域の入力に Repeat ブロックを、出力に Rate Transition ブロックを導入することで、その領域をより高速なクロック レートに変換します。

設定

On (既定の設定) | Off
On

マルチサイクル パスに対してクロック レートでパイプライン レジスタを挿入します。

Off

マルチサイクル パスに対してデータ レートでパイプライン レジスタを挿入します。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際に ClockRatePipelining 設定を使用できます。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir', ... 
        'ClockRatePipelining','on')

  • hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。

    hdlset_param('sfir_fixed','ClockRatePipelining','on')
makehdl('sfir_fixed/symmetric_fir')

推奨設定

推奨なし。

プログラムでの使用

パラメーター: ClockRatePipelining
型: 文字ベクトル
値: 'on' | 'off'
既定の設定: 'on'

バージョン履歴

R2014b で導入

参考

プロパティ

モデル設定

トピック