クロック入力

単一または複数のクロック入力を生成する

モデルコンフィギュレーションペイン: HDL コード生成 / グローバル設定

説明

[クロックの入力] パラメーターは、テスト対象設計 (DUT) に対して単一クロック入力と複数クロック入力のどちらを生成するかを指定します。

単一 (既定値) | 複数

単一

DUT に対して単一のクロック入力を生成します。DUT がマルチレートの場合、入力クロックは基本クロックレートであり、タイミングコントローラーは必要に応じて追加のクロックを生成するために HDL Coder™ で合成されます。これは設計に推奨される設定です。

複数

DUT 内の各 Simulink^® レートについて固有のクロックを生成します。生成されるタイミングコントローラーの数は DUT のコンテンツに依存します。複数のクロックを指定するには、[オーバーサンプリング係数] は [1] でなければなりません。

マルチレートモデルで各 Simulink レートのクロックを生成するには、それぞれの Simulink レートで Delay ブロックなどの順序論理ブロックを含めます。Simulink レートの順序論理を含めないと、そのレートのクロック信号は HDL Coder で生成されません。

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、このプロパティを sfir_fixed という名前のモデルの symmetric_fir という名前のサブシステムに対して設定するには、次のいずれかの方法を使用します。

プロパティを引数として関数 makehdl に渡す。

makehdl("sfir_fixed/symmetric_fir","ClockInputs","Multiple")

hdlset_param を使用してモデルでパラメーターを設定してから、makehdl を使用して HDL コードを生成する。
```
hdlset_param("sfir_fixed","ClockInputs","Multiple")
makehdl("sfir_fixed/symmetric_fir")
```

パラメーター: ClockInputs

型: 文字ベクトル

値: "Single" | "Multiple"

既定の設定: "Single"

R2012a で導入