クロック入力

単一または複数のクロック入力の生成

モデルコンフィギュレーションペイン: グローバル設定

説明

単一または複数のクロック入力の生成を指定します。

Single (既定値) | 複数

既定の設定: Single

Single

DUT に対して単一のクロック入力を生成します。DUT がマルチレートの場合、入力クロックは基本クロックレートであり、タイミングコントローラーは必要に応じて追加のクロックを生成するために合成されます。設計には単一のクロック信号を使用することをお勧めします。

複数

DUT 内の各 Simulink^® レートについて固有のクロックを生成します。生成されるタイミングコントローラーの数は DUT のコンテンツに依存します。複数のクロックを指定するオーバーサンプリング係数は 1 (既定) でなければなりません。

マルチレートモデルの場合、各 Simulink レートのクロックを生成するには、必ずそれぞれの Simulink レートで遅延ブロックなどの順序論理ブロックを含めます。特定の Simulink レートに順序論理がないと、そのレートのクロック信号は HDL Coder™ で生成されません。

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際にこのプロパティを指定できます。

hdlset_param を使用してモデルのパラメーターを設定する。次に、makehdl を使用して HDL コードを生成する。
```
hdlset_param('sfir_fixed','ClockInputs','Multiple')
makehdl('sfir_fixed/symmetric_fir')
```

プロパティを引数として関数 makehdl に渡す。

makehdl('sfir_fixed/symmetric_fir','ClockInputs','Multiple')

推奨設定なし。

パラメーター: ClockInputs

型: 文字ベクトル

値: 'Single' | 'Multiple'

既定の設定: 'Single'

R2012a で導入