Normalized Reciprocal HDL Optimized

正規化逆数を計算して最適化された HDL コードを生成

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• Fixed-Point Designer HDL Support / Math Operations

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説明

Normalized Reciprocal HDL Optimized ブロックは u の正規化逆数を計算します。0.5 < |y| ≤ 1 および 2^ey = 1/u となる y および t として返されます。

• u = 0 で u が固定小数点データ型またはスケーリングされた double データ型の場合、y = 2 – eps(y) で e = 2^nextpow2(w) – w + f です。ここで w は u の語長、f は u の小数部の長さです。

• u = 0 で u が浮動小数点データ型の場合、y = Inf で t = 1 です。

端子

入力

u — 正規化逆数を求める値

実数スカラー

正規化逆数を求める値。実数のスカラーとして指定します。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point

validIn — 入力が有効であるかどうか

Boolean スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は [u] 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは [u] 入力端子の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

データ型: Boolean

出力

y — 正規化逆数

スカラー

0.5 < |y| ≤ 1 および 2^ey = 1/u となる正規化逆数。スカラーとして返されます。

• 端子 [u] の入力が語長 w の符号付きの固定小数点データ型またはスケーリングされた double データ型の場合、[y] は語長が w で小数部の長さが w – 2 の符号付きの固定小数点データ型またはスケーリングされた double データ型です。

• 端子 [u] の入力が語長 w の符号なしの固定小数点データ型またはスケーリングされた double データ型の場合、[y] は語長が w で小数部の長さが w – 1 の符号なしの固定小数点データ型またはスケーリングされた double データ型です。

• 端子 [u] の入力が double の場合、[y] は double です。

• 端子 [u] の入力が single の場合、[y] は single です。

データ型: single | double | fixed point

e — 指数

整数スカラー

0.5 < |y| ≤ 1 および 2^ey = 1/u となる指数。整数スカラーとして返されます。

データ型: int32

validOut — 出力データが有効であるかどうか

Boolean スカラー

出力データが有効であるかどうか。boolean スカラーとして返されます。この制御信号の値が 1 (true) の場合、ブロックは端子 [y] と [e] の出力を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

モデルの例

HDL 用に最適化した正規化逆数の使用方法

この例では、関数 normalizedReciprocal および Normalized Reciprocal HDL Optimized ブロックを使用して入力の正規化逆数を計算する方法と、使用のタイミングを示します。

スクリプトを開く

アルゴリズム

Normalized Reciprocal HDL Optimized ブロックは、二分探索を使用する入力を正規化することで機能します。二分探索のレイテンシは入力の語長の約 log2、それに続く CORDIC 逆数カーネルのレイテンシは入力の語長とほぼ同じです。

Normalized Reciprocal HDL Optimized ブロックは、常にデータを受け入れる準備ができています。最初のレイテンシの後、サンプルごとに有効なサンプルが出力されます。固定小数点入力 u のサンプルのレイテンシは次のとおりです。

       D = ceil(log2(u.WordLength)) + u.WordLength + 5

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

固定小数点データ型のみをサポートします。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2020a で導入

参考

関数

• normalizedReciprocal

ブロック

• HDL Reciprocal