Complex Divide HDL Optimized

入力を別の入力で除算して最適化された HDL コードを生成

R2021a 以降

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ライブラリ:
Fixed-Point Designer HDL Support / Math Operations

説明

Complex Divide HDL Optimized ブロックは、スカラー [num] をスカラー [den] で [y] = [num]/[den] として除算した結果を出力します。

例

ハードウェア効率に優れた Complex Divide HDL Optimized の実装

Complex Divide HDL Optimized ブロックの使用方法。

ライブ スクリプトを開く

制限

Complex Divide HDL Optimized ブロックではデータ型オーバーライドはサポートされていません。

端子

入力

num — 分子

スカラー | ベクトル | 行列

分子。スカラー、ベクトル、または行列として指定します。num と den は同じ次元でなければなりません。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point
複素数のサポート: あり

den — 分母

スカラー | ベクトル | 行列

分母。スカラー、ベクトル、または行列として指定します。num と den は同じ次元でなければなりません。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point
複素数のサポート: あり

validIn — 入力が有効であるかどうか

Boolean スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は [num] 入力端子と [den] 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは入力端子 [num] と [den] の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

データ型: Boolean

出力

y — 入力を除算して計算される出力

複素数スカラー

[num] を [den] で [y] = [num]/[den] として除算して計算される出力。[出力データ型] で指定されたデータ型の複素数スカラーとして返されます。

データ型: single | double | fixed point

validOut — 出力データが有効であるかどうか

Boolean スカラー

出力データが有効であるかどうか。boolean スカラーとして返されます。この制御信号の値が 1 (true) の場合、ブロックは端子 [y] の出力を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

パラメーター

出力データ型 — 出力のデータ型

fixdt(1,18,10) (既定値) | single | fixdt(1,16,0) | <data type expression>

出力 [y] のデータ型。fixdt(1,18,10)、single、fixdt(1,16,0)、またはユーザー指定のデータ型式として指定します。型は直接指定されるか、Simulink.NumericType などのデータ型オブジェクトとして表現されます。

プログラムでの使用

ブロック パラメーター: OutputType

型: 文字ベクトル

値: 'fixdt(1,18,10)' | 'single' | 'fixdt(1,16,0)' | '<data type expression>'

既定の設定: 'fixdt(1,18,10)'

ヒント

ブロック Divide by Constant HDL Optimized、Real Divide HDL Optimized および Complex Divide HDL Optimized はすべて、除算演算を実行して最適化された HDL コードを生成します。

• Real Divide HDL Optimized および Complex Divide HDL Optimized は CORDIC アルゴリズムに基づいています。これらのブロックはさまざまな入力を受け入れますが、レイテンシが大きくなります。

• Divide by Constant HDL Optimized は、実数入力と定数除数のみを受け入れます。このブロックを使用すると DSP スライスが消費されますが、除算演算の実行時のサイクル数が減り、クロック レートが高くなります。

アルゴリズム

CORDIC

CORDIC は、COordinate Rotation DIgital Computer の略語です。ギブンス回転に基づく CORDIC アルゴリズムは、Shift-Add 反復演算のみを必要とするため、ハードウェア効率が最も優れたアルゴリズムの 1 つです (参考文献を参照)。CORDIC アルゴリズムは、明示的な乗数を必要としません。

完全にパイプライン化された固定小数点演算

Complex Divide HDL Optimized ブロックは、2 進小数点スケーリングをもつ固定小数点データの HDL コード生成をサポートしています。これはこの適用例に留意して設計されていて、ハードウェア固有のセマンティクスと最適化を採用します。これらの最適化の 1 つに内部回路全体のパイプライン化があります。これにより、非常に高いスループットが維持されます。

複雑なアルゴリズムを FPGA デバイスや ASIC デバイスに展開する場合、対象の計算のリソースの使用率とその合計スループットの間にトレードオフが発生することがよくあります。多くの場合、リソース共有では、設計で消費されるリソースは少なくなりますが、それと同時に処理におけるスループットが低下します。簡単な算術演算や三角関数演算は大規模な演算の一部として一般に使用されますが、それらの演算には、設計において回路をさらに駆動するために高いスループットが求められます。そのため、完全にパイプライン化された実装は、オンチップ リソースの消費は多くなりますが大規模な設計で有益です。

Complex Divide HDL Optimized ブロックでは、すべての主要な計算単位が内部で完全にパイプライン化されます。これには、ギブンス回転の実行に使用される CORDIC 回路だけでなく、設計のそれ以外の場所で使用される加算器とシフターも含まれます。これにより、スループットが最大になります。

Complex Divide HDL Optimized ブロックとのインターフェイス

Complex Divide HDL Optimized ブロックは、完全にパイプライン化されるという性質から、連続するサイクルを含む任意のサイクルで入力データを受け入れることができます。入力データをブロックに送信するには、validIn 信号を true に設定しなければなりません。ブロックが計算を終え、出力を送信する準備ができると、1 クロック サイクルの間、validOut を true に設定します。連続するサイクルで送信される入力の場合、連続するサイクルでも validOut が true に設定されます。分子と分母の両方を同じサイクルで一緒に送信しなければなりません。

レイテンシは入力のデータ型によって異なります。これを次の表にまとめます。入力が固定小数点またはスケーリングされた double の fi である場合、入力 num と den の語長は異なっていてもかまいません。この表では、語長が長い方の入力を u と表しています。入力が浮動小数点データ型の場合、レイテンシは num のデータ型によって決まります。

入力の型	レイテンシ
固定小数点の fi	1 + u.WordLength + 3 + (nextpow2(u.WordLength + 1 - issigned(u)) + 1) + 2 + u.WordLength + 2 - issigned(u) + 5
スケーリングされた double の fi	1 + u.WordLength + 3 + 2 + u.WordLength + 2 - issigned(u) + 5
num が double である浮動小数点	64
num が single である浮動小数点	35

ゼロ除算の動作

固定小数点入力では、分母 den がゼロのとき、以下のようになります。

• num >= 0 の場合、出力 y は upperbound(Output datatype) と等しくなります。

• num < 0 の場合、出力 y は lowerbound(Output datatype) と等しくなります。

浮動小数点入力については、Complex Divide HDL Optimized ブロックは IEEE^® Standard 754 に従います。

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

勾配とバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

2 進小数点でスケーリングされた固定小数点データ型のみをサポートします。

バージョン履歴

R2021a で導入

参考

ブロック

• Real Divide HDL Optimized | Real Reciprocal HDL Optimized | Normalized Reciprocal HDL Optimized

関数

• fixed.cordicReciprocal | fixed.cordicDivide