Complex Divide HDL Optimized

CORDIC アルゴリズムを使って入力を別の入力で除算して最適化された HDL コードを生成

R2021a 以降

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ライブラリ:
Fixed-Point Designer HDL Support / Math Operations

説明

Complex Divide HDL Optimized ブロックは、スカラー num をスカラー den で y = num/den として除算した結果を出力します。

例

ハードウェア効率に優れた Complex Divide HDL Optimized の実装

Complex Divide HDL Optimized ブロックの使用方法。

• ライブ スクリプトを開く

Customize Output Value of Real Divide HDL Optimized Block When Denominator Is Zero

Use the divideByZero port to customize the value of the block output when division by zero occurs.

• ライブ スクリプトを開く

How to Set CORDIC Input Word Length and Maximum Shift Value to Achieve Desired Precision

Provides a starting point for the input data type and number of iterations or maximum shift value required for the CORDIC algorithm to achieve a desired accuracy.

• ライブ スクリプトを開く

制限

Complex Divide HDL Optimized ブロックではデータ型オーバーライドはサポートされていません。

端子

入力

num — 分子

スカラー | ベクトル | 行列

分子。スカラー、ベクトル、または行列として指定します。num と den は同じ次元でなければなりません。

傾きとバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point
複素数のサポート: あり

den — 分母

スカラー | ベクトル | 行列

分母。スカラー、ベクトル、または行列として指定します。num と den は同じ次元でなければなりません。

傾きとバイアス表現は固定小数点データ型ではサポートされていません。

データ型: single | double | fixed point
複素数のサポート: あり

validIn — 入力が有効であるかどうか

Boolean スカラー

入力が有効であるかどうか。boolean スカラーとして指定します。この制御信号は num 入力端子と den 入力端子からのデータが有効であるかどうかを示します。この値が 1 (true) の場合、ブロックは入力端子 num と den の値を取得します。この値が 0 (false) の場合、ブロックは入力サンプルを無視します。

データ型: Boolean

出力

y — 入力を除算して計算される出力

複素数スカラー

y = num/den として、num を den で除算することによって計算された出力。複素数のスカラーとして返されます。

ヒント

出力端子 y のデータ型は、[出力データ型] パラメーターで指定されます。

データ型: single | double | fixed point

divideByZero — 出力の値がゼロ除算の結果であるかどうか

Boolean スカラー

R2024b 以降

y 出力端子の値がゼロ除算演算の結果であるかどうか。boolean スカラーとして返されます。この信号の値が 1 (true) の場合、y 端子の対応する出力値はゼロ除算の結果です。この信号の値が 0 (false) の場合、y 端子の対応する出力値は非ゼロ値による除算の結果です。

既定のゼロ除算の動作の説明については、ゼロ除算の動作を参照してください。

依存関係

この端子を有効にするには、[ゼロ除算端子を表示] パラメーターを選択します。

データ型: Boolean

validOut — 出力データが有効であるかどうか

Boolean スカラー

出力データが有効であるかどうか。boolean スカラーとして返されます。この制御信号の値が 1 (true) の場合、ブロックは端子 y の出力を正常に計算しています。この値が 0 (false) の場合、出力データは有効ではありません。

データ型: Boolean

パラメーター

出力データ型 — 出力のデータ型

fixdt(1,18,10) (既定値) | single | double | fixdt(1,16,0) | <data type expression>

出力 y のデータ型。fixdt(1,18,10)、single、double、fixdt(1,16,0)、またはユーザー指定のデータ型式として指定します。型は直接指定されるか、Simulink.NumericType などのデータ型オブジェクトとして表現されます。

プログラムでの使用

ブロック パラメーターの値をプログラムで設定するには、関数 set_param を使用します。

ブロック パラメーターの値をプログラムで取得するには、関数 get_param を使用します。

パラメーター:	OutputType
値:	fixdt(1,18,10) (既定値) | single | double | fixdt(1,16,0) | <data type expression>
データ型:	char | string

例: set_param(gcb,"OutputType","fixdt(1,16,0)")

ゼロ除算端子を表示 — divideByZero 端子を表示するかどうか

off (既定値) | on

R2024b 以降

divideByZero 端子を表示する場合は、このパラメーターを選択します。

プログラムでの使用

ブロック パラメーターの値をプログラムで設定するには、関数 set_param を使用します。

ブロック パラメーターの値をプログラムで取得するには、関数 get_param を使用します。

パラメーター:	dbzPort
値:	0 (false) (既定値) | 1 (true)
データ型:	logical

例: set_param(gcb,"dbzPort",1)

入力の語長に基づいて CORDIC の最大シフト値を自動選択 — 入力の語長に基づいて CORDIC の最大シフト値を自動選択

on (既定値) | off

R2024b 以降

入力の語長に基づいて CORDIC の最大シフト値を自動選択します。このパラメーターが選択されている場合、既定の CORDIC の maximumShiftValue は wl - 1 に等しくなります。ここで、wl = max(num.WordLength + ~issigned(num), den.WordLength + ~issigned(den)) です。

プログラムでの使用

ブロック パラメーターの値をプログラムで設定するには、関数 set_param を使用します。

ブロック パラメーターの値をプログラムで取得するには、関数 get_param を使用します。

パラメーター:	autoMaximumShiftVal
値:	on (既定値) | off
データ型:	char | string

例: set_param(gcb,"autoMaximumShiftVal","off")

CORDIC の最大シフト値 — 双曲線ベクトル CORDIC の最大シフト値

wl - 1 (既定値) | 10 | 正の整数値のスカラー

R2024b 以降

双曲線ベクトル CORDIC の最大シフト値。正の整数値スカラーとして指定します。このパラメーターの既定値は wl - 1 です。ここでは wl = max(num.WordLength + ~issigned(num), den.WordLength + ~issigned(den)) です。

依存関係

このパラメーターを有効にするには、[入力の語長に基づいて CORDIC の最大シフト値を自動選択] パラメーターをクリアします。

ヒント

詳細については、カスタマイズ可能なパイプラインを参照してください。

プログラムでの使用

ブロック パラメーターの値をプログラムで設定するには、関数 set_param を使用します。

ブロック パラメーターの値をプログラムで取得するには、関数 get_param を使用します。

パラメーター:	maximumShiftValue
値:	10 (既定値) | positive integer-valued scalar
データ型:	char | string

例: set_param(gcb,"maximumShiftValue","10")

パイプライン レジスタあたりの反復回数 — パイプライン ステージごとに実行する CORDIC の反復回数

1 (既定値) | 正の整数値のスカラー

R2024b 以降

パイプライン ステージごとに実行する CORDIC の反復回数。正の整数値のスカラーとして指定します。

詳細については、カスタマイズ可能なパイプラインを参照してください。詳細と、このパラメーターがレイテンシとハードウェア リソースの使用率に与える影響を示す例については、Complex Divide HDL Optimized ブロックとのインターフェイスとハードウェア リソースの使用を参照してください。

プログラムでの使用

ブロック パラメーターの値をプログラムで設定するには、関数 set_param を使用します。

ブロック パラメーターの値をプログラムで取得するには、関数 get_param を使用します。

パラメーター:	nIterPerReg
値:	1 (既定値) | positive integer-valued scalar
データ型:	char | string

例: set_param(gcb,"nIterPerReg","2")

ヒント

ブロック Divide by Constant HDL Optimized、Real Divide HDL Optimized および Complex Divide HDL Optimized はすべて、除算演算を実行して最適化された HDL コードを生成します。

• Real Divide HDL Optimized および Complex Divide HDL Optimized は CORDIC アルゴリズムに基づいています。これらのブロックはさまざまな入力を受け入れますが、レイテンシが大きくなります。

• Divide by Constant HDL Optimized は、実数入力と定数除数のみを受け入れます。このブロックを使用すると DSP スライスが消費されますが、除算演算の実行時のサイクル数が減り、クロック レートが高くなります。

アルゴリズム

CORDIC

CORDIC は、COordinate Rotation DIgital Computer の略語です。ギブンス回転に基づく CORDIC アルゴリズムは、Shift-Add 反復演算のみを必要とするため、ハードウェア効率が最も優れたアルゴリズムの 1 つです (参考文献を参照)。CORDIC アルゴリズムは、明示的な乗数を必要としません。CORDIC を使用すると、正弦関数、余弦関数、逆正弦関数、逆余弦関数、逆正接関数、ベクトル振幅関数などのさまざまな関数を計算できます。また、このアルゴリズムは除算、平方根、双曲線、対数などの関数にも使用できます。

CORDIC アルゴリズムの精度は、使用されるデータ型と CORDIC カーネルの最大シフト値または最大反復回数の関数になります。より語長が長いデータ型を使用し、CORDIC アルゴリズムの反復回数を増やすほど、結果の数値誤差を減らすことができます。ただし、これを行うと計算のレイテンシも増加し、より多くのハードウェア リソースが利用されます。詳細については、How to Set CORDIC Input Word Length and Maximum Shift Value to Achieve Desired Precisionを参照してください。

ゼロ除算の動作

固定小数点入力では、分母 den がゼロのとき、以下のようになります。

• num >= 0 の場合、出力 y は upperbound(OutputType) と等しくなります。

• num < 0 の場合、出力 y は lowerbound(OutputType) と等しくなります。

浮動小数点入力については、Complex Divide HDL Optimized ブロックは IEEE^® Standard 754 に従います。

ヒント

ブロックに除数の入力値として 0 が与えられた場合に、divideByZero 端子がフラグを出力することを有効にします。

Complex Divide HDL Optimized ブロックとのインターフェイス

Complex Divide HDL Optimized ブロックは、完全にパイプライン化されるという性質から、連続するサイクルを含む任意のサイクルで入力データを受け入れることができます。入力データをブロックに送信するには、validIn 信号を true に設定しなければなりません。ブロックが計算を終え、出力を送信する準備ができると、1 クロック サイクルの間、validOut が true に設定されます。連続するサイクルで送信される入力の場合、連続するサイクルでも validOut が true に設定されます。分子と分母の両方を同じサイクルで一緒に送信しなければなりません。

レイテンシは入力のデータ型によって異なります。これを次の表にまとめます。入力が固定小数点またはスケーリングされた double の fi である場合、入力 num と den の語長は異なっていてもかまいません。この表では、語長が長い方の入力を u と表しています。

入力の型	レイテンシ
固定小数点またはスケーリングされた double fi	ceil((wl + nextpow2(wl) + maximumShiftValue)/nIterPerReg) + 1 ここで、 wl = max(num.WordLength + ~issigned(num), den.WordLength + ~issigned(den)) maximumShiftValue = wl - 1 (またはユーザーが指定した値)
浮動小数点	0

カスタマイズ可能なパイプライン

Complex Divide HDL Optimized ブロックは、反復的な CORDIC ベースの回転、正規化、および CORDIC ベースの除算アルゴリズムを実装する完全なパイプライン アーキテクチャを使用します。入力 num および den が固定小数点またはスケーリングされた double データ型の場合、ブロックは計算に複数のパイプライン ステージを使用します。両方の入力が符号付きで同じ語長の場合、分母を回転して実数値にするには num.WordLength 回の反復が必要です。正規化には nextpow2(num.WordLength) 回の反復が必要です。CORDIC の除算の反復回数は、[CORDIC の最大シフト値] パラメーターの値によって異なります。語長が長いほど分解能は高くなりますが、処理にはより多くの反復が必要になります。Complex Divide HDL Optimized ブロックはパイプライン ステージごとに複数回の反復を実行できるため、生成された HDL コードでクリティカル パスは長くなりますが、レイテンシは短縮します。

たとえば、num と den が符号付きで 18 ビットの語長である場合、分母を回転して実数値にするには 18 回の反復が必要で、正規化には 5 回の反復が必要です。[入力の語長に基づいて CORDIC の最大シフト値を自動選択] パラメーターが選択されている場合、CORDIC の最大シフト値は 18 - 1 = 17 となり、17 回の反復が必要になります。反復の総数は 18 + 5 + 17 = 40 で、ブロックのレイテンシは ceil((total number of iterations)/nIterPerReg) + 1 です。パイプライン レジスタごとの反復回数が 1 に設定されている場合、ブロック レイテンシは 41 です。パイプライン レジスタごとの反復回数が 2 に設定されている場合、ブロック レイテンシは 21 です。パイプライン レジスタごとの反復回数が必要な反復の総数より大きい場合、ブロックは 1 つのパイプライン ステージですべての反復を実行し、合計レイテンシは 2 に最小化されます。

ハードウェア リソースの使用

このブロックは、Simulink^® HDL ワークフロー アドバイザーを使用した HDL コード生成をサポートしています。例については、Simulink モデルからの HDL コード生成と FPGA 合成 (HDL Coder)およびImplement Digital Downconverter for FPGA (DSP HDL Toolbox)を参照してください。

この例のデータは、Xilinx^® Zynq^®-7000 xc7z045 SoC でブロックを合成して生成したものです。合成ツールは Vivado^® v2023.1.2 です。

次の合成結果は、レイテンシとハードウェア リソースの使用率に対する [パイプライン レジスタあたりの反復回数] パラメーターの影響を示しています。

nIterPerReg = 1

合成には次のパラメーターが使用されました。

• 入力データ型: sfix18_en10

• 出力データ型: sfix18_en10

• 入力次元: スカラー

• 入力の語長に基づいて CORDIC の最大シフト値を自動選択: on

• パイプライン レジスタあたりの反復回数: 1

• ターゲット周波数: 300 MHz

• この構成のレイテンシ: 41

リソース	使用	使用可能	使用率 (%)
スライス LUT	3246	218600	1.48
スライス レジスタ	2668	437200	0.61
DSP	0	900	0.00
ブロック RAM タイル	0	545	0.00
URAM	0	0

	値
要件	3.3333 ns (300 MHz)
データ パス遅延	2.829 ns
スラック	0.485 ns
クロック周波数	351.08 MHz

nIterPerReg = 2

合成には次のパラメーターが使用されました。

• 入力データ型: sfix18_en10

• 出力データ型: sfix18_en10

• 入力次元: スカラー

• 入力の語長に基づいて CORDIC の最大シフト値を自動選択: on

• パイプライン レジスタあたりの反復回数: 2

• ターゲット周波数: 150 MHz

• この構成のレイテンシ: 21

リソース	使用	使用可能	使用率 (%)
スライス LUT	2999	218600	1.37
スライス レジスタ	1393	437200	0.32
DSP	0	900	0.00
ブロック RAM タイル	0	545	0.00
URAM	0	0

	値
要件	6.6667 ns (150 MHz)
データ パス遅延	3.153 ns
スラック	3.495 ns
クロック周波数	315.29 MHz

nIterPerReg = 3

合成には次のパラメーターが使用されました。

• 入力データ型: sfix18_en10

• 出力データ型: sfix18_en10

• 入力次元: スカラー

• 入力の語長に基づいて CORDIC の最大シフト値を自動選択: on

• パイプライン レジスタあたりの反復回数: 3

• ターゲット周波数: 150 MHz

• この構成のレイテンシ: 15

リソース	使用	使用可能	使用率 (%)
スライス LUT	2988	218600	1.37
スライス レジスタ	1008	437200	0.23
DSP	0	900	0.00
ブロック RAM タイル	0	545	0.00
URAM	0	0

	値
要件	6.6667 ns (150 MHz)
データ パス遅延	4.394 ns
スラック	2.266 ns
クロック周波数	227.24 MHz

参照

[1] Volder, Jack E. “The CORDIC Trigonometric Computing Technique.” IRE Transactions on Electronic Computers. EC-8, no. 3 (Sept. 1959): 330–334.

[2] Andraka, Ray. “A Survey of CORDIC Algorithm for FPGA Based Computers.” In Proceedings of the 1998 ACM/SIGDA Sixth International Symposium on Field Programmable Gate Arrays, 191–200. https://dl.acm.org/doi/10.1145/275107.275139.

[3] Walther, J.S. “A Unified Algorithm for Elementary Functions.” In Proceedings of the May 18-20, 1971 Spring Joint Computer Conference, 379–386. https://dl.acm.org/doi/10.1145/1478786.1478840.

[4] Schelin, Charles W. “Calculator Function Approximation.” The American Mathematical Monthly, no. 5 (May 1983): 317–325. https://doi.org/10.2307/2975781.

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

傾きとバイアス表現は固定小数点データ型ではサポートされていません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
R2024b において: FlattenHierarchy	生成された HDL コードから PWM Reference Generator ブロック階層を削除します。既定の設定は [inherit] です。FlattenHierarchy (HDL Coder)も参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

制限

2 進小数点でスケーリングされた固定小数点データ型のみをサポートします。

バージョン履歴

R2021a で導入

R2024b: カスタム パイプライン、レイテンシとリソース使用率の改善、オプションのゼロ除算端子

Complex Divide HDL Optimized ブロックにいくつかの改善が加えられました。

• カスタム パイプラインが新しい [CORDIC の最大シフト値] パラメーターと [パイプライン レジスタあたりの反復回数] パラメーターを介してサポートされます。

• このブロックのレイテンシが短縮されました。レイテンシは、指定されたデータ型とパイプライン構成によって異なります。詳細については、Complex Divide HDL Optimized ブロックとのインターフェイスを参照してください。

• HDL リソースの使用率がさらに最適化され、必要なハードウェア リソースが減りました。合成結果の例については、ハードウェア リソースの使用を参照してください。

• 対応する出力がゼロ除算の結果である場合にフラグを出力するオプションの divideByZero 端子が追加されました。

参考

ブロック

• Real Divide HDL Optimized | Real Reciprocal HDL Optimized | Normalized Reciprocal HDL Optimized

関数

• fixed.cordicReciprocal | fixed.cordicDivide