第 3 章
設計検証における参照モデルの再利用
HDL コシミュレーションを使用した RTL 実装の検証
MATLAB または Simulink の参照モデルが完成したら、ハードウェア設計者は参照モデルを実装するための RTL の記述または生成を行います。
HDL コシミュレーションでは、参照モデルと RTL を back-to-back でシミュレーションし、結果を自動的に比較することができます。Verilog® または VHDL® でコーディングされた設計の一部は、Siemens EDA または Cadence® から HDL シミュレーターを使用してシミュレーションを行い、設計の残りの部分は MATLAB または Simulink でシミュレーションを行います。
HDL コシミュレーションは、HDL シミュレーターのデバッグ環境を利用して問題を特定できるため、RTL 開発の強力なツールとなります。HDL コシミュレーションは、Verilog や VHDL のコードカバレッジの評価にも使用でき、検証に向けた進捗状況の測定に役立ちます。
MATLAB または Simulink からの SystemVerilog テストベンチ コンポーネントの生成
アルゴリズム開発を MATLAB または Simulink からの既存の検証環境と接続させることができます。
Direct Programming Interface (DPI) 生成では、テストベンチのスティミュラスまたはチェッカー用に、MATLAB 関数または Simulink モデルをソースとして指定します。その後、Siemens EDA、Cadence、Synopsys、AMD から DPI 経由でシミュレーターに接する SystemVerilog ラッパーとともに、ソースから C コードを生成することができます。
SystemVerilog テストベンチの自動生成により、検証エンジニアが SystemVerilog でユニットテストを開発する時間を短縮し、MATLAB または Simulink のゴールデン リファレンス モデルへの変更を RTL テストベンチに素早く組み入れることができます。
Simulink モデルからの UVM 環境の生成
Universal Verification Methodology (UVM) の導入は、困難で時間のかかる作業です。関数 uvmbuild を使用すると、Simulink の参照モデルから完全な UVM 環境を直接生成し、UVM の導入を加速させることができます。
パラメーター化されたテストベンチの使用を通して、Cadence Xcelium™、Synopsys® VCS®、Siemens® Questa®、AMD® Vivado® シミュレーターなどの HDL シミュレーターを使用して、制約付きランダム検証を実装したテストベンチを生成することができます
。
「Simulink のおかげで、量産用 UVM テストベンチやテストシーケンス、スコアボードの手作業でのコーディングにかかる時間が約 50% 短縮されました。これで、画期的なイノベーションのためのアプリケーションの開発に専念できます。
「自動車分野向けに設計された当社の ASIC では、UVM を使って製品検証を行っています。これまではこのようなデバイス用のアルゴリズムを開発するのは単調な作業でしたが、MATLAB や Simulink を使用することで、簡略化できます。」
