Interval Test

指定した区間内に信号が存在するかどうかを判定

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ライブラリ:
Simulink / Logic and Bit Operations

説明

Interval Test ブロックは、[下限] パラメーターと [上限] パラメーターが指定した値の間に入力が存在する場合に true (1) を出力します。このブロックは、これらの値の外側に入力が存在する場合に false (0) を出力します。入力が [下限] または [上限] に等しいときのこのブロックの出力は、[左閉区間] チェック ボックスと [右閉区間] チェック ボックスのどちらをオンにするかによって決まります。

例

可変サイズの信号長の調整

時間と共に長さが変化する信号を示すモデル

モデルを開く

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列 | N 次元配列

入力信号。スカラー、ベクトル、行列または N 次元配列として指定します。

制限

入力信号が列挙型の場合、[上限] 値と [下限] 値は同じ列挙型でなければなりません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

出力

Port_1 — 出力信号

スカラー | ベクトル | 行列 | N 次元配列

入力値が指定した区間にあるかどうかを示す出力信号。[出力データ型] は [boolean] または [uint8] として指定できます。

データ型: uint8 | Boolean

パラメーター

右閉区間 — 上限値を含める

on (既定値) | off

このチェック ボックスをオンにすると、このブロックが true (1) を出力する区間内に [上限] が含まれます。

プログラムでの使用

ブロック パラメーター: IntervalClosedRight

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

上限 — 区間の上限

0.5 (既定値) | スカラー | ベクトル | 行列 | N 次元配列

このブロックが true (1) を出力する区間の上限。

プログラムでの使用

ブロック パラメーター: uplimit

型: 文字ベクトル

値: スカラー | ベクトル | 行列 | N 次元配列

既定の設定: '0.5'

左閉区間 — 下限値を含める

on (既定値) | off

このチェック ボックスをオンにすると、このブロックが true (1) を出力する区間内に [下限] が含まれます。

プログラムでの使用

ブロック パラメーター: IntervalClosedLeft

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

下限 — 区間の下限

-0.5 (既定値) | スカラー | ベクトル | 行列 | N 次元配列

このブロックが true (1) を出力する区間の下限。

プログラムでの使用

ブロック パラメーター: lowlimit

型: 文字ベクトル

値: スカラー | ベクトル | 行列 | N 次元配列

既定の設定: '-0.5'

出力データ型 — 出力データ型

boolean (既定値) | uint8

出力データ型を boolean または uint8 として指定します。

プログラムでの使用

ブロック パラメーター: OutDataTypeStr

型: 文字ベクトル

値: 'boolean' | 'uint8'

既定の設定: 'boolean'

ブロックの特性

データ型	Boolean | double | enumerated | fixed point | integer | single
直達	はい
多次元信号	はい
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

アーキテクチャ	説明
Module (既定値)	サブシステムとそのサブシステム内のブロックのコードを生成します。
BlackBox	ブラック ボックス インターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。 サブシステムのブラックボックス インターフェイスの生成は、クロック信号を使用しない Model ブロック インターフェイスの生成と似ています。
No HDL	生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

ブラック ボックス インターフェイスのカスタマイズ

[BlackBox] アーキテクチャについて、端子名をカスタマイズして、外部コンポーネントのインターフェイスの属性を設定できます。ブラック ボックスまたは HDL コシミュレーション インターフェイスのカスタマイズ (HDL Coder)を参照してください。

HDL ブロック プロパティ

一般
AdaptivePipelining	合成ツール、ターゲット周波数、乗算器の語長に基づくパイプラインの自動挿入。既定の設定は [inherit] です。AdaptivePipelining (HDL Coder)も参照してください。
BalanceDelays	あるパスに新しい遅延が導入されたことを検出し、それに一致する遅延を他のパスに挿入します。既定の設定は [inherit] です。BalanceDelays (HDL Coder)も参照してください。
ClockRatePipelining	パイプライン レジスタを低速のデータ レートではなく高速のクロック レートで挿入します。既定の設定は [inherit] です。ClockRatePipelining (HDL Coder)も参照してください。
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
DistributedPipelining	パイプライン レジスタの分散、またはレジスタのリタイミング。既定の設定は [inherit] です。DistributedPipelining (HDL Coder)も参照してください。
DSPStyle	乗算器のマッピングの合成属性。既定の設定は [なし] です。DSPStyle (HDL Coder)も参照してください。
FlattenHierarchy	生成された HDL コードからサブシステム階層を削除します。既定の設定は [inherit] です。FlattenHierarchy (HDL Coder)も参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SharingFactor	単一の共有リソースにマッピングされる、機能的に等価なリソースの数。既定の設定は 0 です。リソース共有 (HDL Coder)も参照してください。
StreamingFactor	時間多重化されてシリアルのスカラー データ パスに変換される、パラレル データ パスの数、またはベクトルの数。既定値は 0 であり、パラレル データ パスがそのまま実装されます。ストリーミング (HDL Coder)も参照してください。

このブロックが DUT でない場合、[ターゲット仕様] タブのブロック プロパティ設定は無視されます。HDL ワークフロー アドバイザーで、IP コア生成ワークフローを使用すると、これらのターゲット仕様のブロック プロパティ値はモデルに保存されます。hdlset_param を使用してターゲット仕様のブロック プロパティ値を指定した場合、HDL ワークフロー アドバイザーを開くと、フィールドに対応する値が設定されています。

ターゲット仕様
AdditionalTargetInterfaces	追加のターゲット インターフェイス。文字ベクトルとして指定します。 このブロック プロパティをモデルで保存するには、インターフェイスを追加する DUT 端子に対応する IP コア生成ワークフローの [ターゲット インターフェイスを設定] タスクで [さらに追加] を選択します。これで、[Add New Target Interfaces] ダイアログ ボックスでさらにインターフェイスを追加できます。インターフェイスのタイプ、追加のインターフェイスの数、それぞれの追加のインターフェイスの一意の名前を指定します。 値: '' (既定値) | 文字ベクトルの cell 配列 例: '{{'AXI4-Stream','InterfaceID','AXI4-Stream1'}}'
ProcessorFPGASynchronization	プロセッサ/FPGA 同期モード。文字ベクトルで指定します。 このブロック プロパティをモデルに保存する場合は、IP コア生成ワークフローの [ターゲット インターフェイスを設定] タスクで [プロセッサ/FPGA 同期] を指定します。 値: Free running (既定値) | Coprocessing - blocking 例: 'Free running'
TestPointMapping	このブロック プロパティをモデルに保存するには、IP コア生成ワークフローの [ターゲット インターフェイスを設定] タスクで、テスト ポイント端子のターゲット プラットフォーム インターフェイスへのマッピングを指定します。 値: '' (既定値) | 文字ベクトルの cell 配列 例: '{{'TestPoint','AXI4-Lite','x"108"'}}'
TunableParameterMapping	このブロック プロパティをモデルに保存するには、IP コア生成ワークフローの [ターゲット インターフェイスを設定] タスクで、調整可能なパラメーター端子のターゲット プラットフォーム インターフェイスへのマッピングを指定します。 値: '' (既定値) | 文字ベクトルの cell 配列 例: '{{'myParam','AXI4-Lite','x"108"'}}'
AXI4RegisterReadback	このブロック プロパティをモデルに保存するには、IP コア生成ワークフローの [RTL コードと IP コアの生成] タスクにおいて、AXI4 下位書き込みレジスタでの再読み取りを有効にするかどうかを指定します。詳細については、AXI4 スレーブ インターフェイスの生成のための設計のモデル化 (HDL Coder)を参照してください。 値: 'off' (既定値) | 'on'
AXI4SlaveIDWidth	このブロック プロパティをモデルに保存するには、IP コア生成ワークフローの [RTL コードと IP コアの生成] タスクで [AXI4 スレーブ ID の幅] 設定を使用して、DUT IP コアを接続する AXI マネージャー インターフェイスの数を指定します。詳細については、リファレンス設計で複数の AXI Master インターフェイスを定義して DUT AXI4 スレーブ インターフェイスにアクセスする (HDL Coder)を参照してください。 値: 'off' (既定値) | 'on'
AXI4SlavePortToPipelineRegisterRatio	このブロック プロパティをモデルに保存するには、IP コア生成ワークフローの [RTL コードと IP コアの生成] タスクで [AXI4 スレーブの端子とパイプライン レジスタの比率] 設定を使用して、パイプライン レジスタを挿入する AXI4 下位端子の数を指定します。詳細については、AXI4 スレーブ インターフェイスの生成のための設計のモデル化 (HDL Coder)を参照してください。 値: 'off' (既定値) | 'on''10''20''35''50'
GenerateDefaultAXI4Slave	このブロック プロパティをモデルに保存するには、IP コア生成ワークフローの [RTL コードと IP コアの生成] タスクで、既定の AXI4 下位インターフェイスの生成を無効にするかどうかを指定します。 値: 'on' (既定値) | 'off'
IPCoreAdditionalFiles	設計内のブラック ボックスの Verilog® ファイルまたは VHDL® ファイル。各ファイルの絶対パスを指定し、ファイル名はセミコロン (;) で区切ります。 このプロパティは HDL ワークフロー アドバイザーの [追加ソース ファイル] フィールドで設定できます。 値: '' (既定値) | 文字ベクトル 例: 'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'
IPCoreName	IP コア名。文字ベクトルとして指定します。 このプロパティは HDL ワークフロー アドバイザーの [IP コア名] フィールドで設定できます。このプロパティを既定値に設定すると、HDL ワークフロー アドバイザーは DUT の名前に基づいて IP コア名を作成します。 値: '' (既定値) | 文字ベクトル 例: 'my_model_name'
IPCoreVersion	IP コア バージョン数。文字ベクトルで指定します。 このプロパティは、HDL ワークフロー アドバイザーの [IP コア バージョン] フィールドで設定できます。このプロパティを既定値に設定すると、HDL ワークフロー アドバイザーで IP コア バージョンが設定されます。 値: '' (既定値) | 文字ベクトル 例: '1.3'
IPDataCaptureBufferSize	FPGA Data Capture のバッファー サイズ。文字ベクトルとして指定します。FPGA Data Capture を使用して、FPGA での実行時の設計内の信号を観察します。 バッファー サイズは、128*2^n の値を使用します。ここで n は整数です。既定では、バッファー サイズは 128 (n=0) です。n の最大値は 13 であり、バッファー サイズの最大値が 1048576 (=128*2^13) であることを意味します。 値: '' (既定値) | 文字ベクトル 例: '1.3'

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Interval Test Dynamic