Interval Test Dynamic

指定した区間内に信号が存在するかどうかを判定

• 

×

ライブラリ:
Simulink / Logic and Bit Operations

説明

Interval Test Dynamic ブロックは、外部信号 [up] と外部信号 [lo] の値の間に入力が存在する場合に true (1) を出力します。このブロックは、これらの値の外側に入力が存在する場合に false (0) を出力します。信号 [lo] または信号 [up] と等しい入力値のブロックによる処理方法を制御するには、[左閉区間] チェック ボックスと [右閉区間] チェック ボックスを使用します。

例

動的に指定された間隔内での信号値の検出

この例では、入力信号が動的に指定された値の範囲内であるときに検出する方法を示します。

モデルを開く

端子

入力

up — 区間の上限

スカラー | ベクトル | 行列 | N 次元配列

区間の上限。スカラー、ベクトル、行列、または N 次元配列として指定します。

制限

入力信号が列挙型の場合、[up] 信号と [lo] 信号は同じ列挙型でなければなりません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

u — 入力信号

スカラー | ベクトル | 行列 | N 次元配列

入力信号。スカラー、ベクトル、行列または N 次元配列として指定します。

制限

入力信号が列挙型の場合、[up] 信号と [lo] 信号は同じ列挙型でなければなりません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

lo — 区間の下限

スカラー | ベクトル | 行列 | N 次元配列

区間の下限。スカラー、ベクトル、行列、または N 次元配列として指定します。

制限

入力信号が列挙型の場合、[up] 信号と [lo] 信号は同じ列挙型でなければなりません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

出力

y — 出力信号

スカラー | ベクトル | 行列 | N 次元配列

入力値が指定した区間にあるかどうかを示す出力信号。[出力データ型] は [boolean] または [uint8] として指定できます。

データ型: uint8 | Boolean

パラメーター

右閉区間 — 上限値を含める

on (既定値) | off

このチェック ボックスをオンにすると、[up] 入力端子に接続される信号の値は、ブロックが true (1) を出力する区間に含まれます。

プログラムでの使用

ブロック パラメーター: IntervalClosedRight

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

左閉区間 — 下限値を含める

on (既定値) | off

このチェック ボックスをオンにすると、[lo] 入力端子に接続される信号の値は、ブロックが true (1) を出力する区間に含まれます。

プログラムでの使用

ブロック パラメーター: IntervalClosedLeft

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'on'

出力データ型 — 出力データ型

boolean (既定値) | uint8

出力データ型を boolean または uint8 として指定します。

プログラムでの使用

ブロック パラメーター: OutDataTypeStr

型: 文字ベクトル

値: 'boolean' | 'uint8'

既定の設定: 'boolean'

ブロックの特性

データ型	Boolean | double | enumerated | fixed point | integer | single
直達	はい
多次元信号	はい
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Interval Test