J-K Flip-Flop
負のエッジトリガー J-K フリップフロップをモデル化する
ライブラリ:
Simulink Extras / Flip Flops
説明
J-K Flip-Flop ブロックは、負のエッジトリガー J-K フリップフロップをモデル化します。J-K flip-flop ブロックには、J、K、および CLK の 3 つの入力があります。クロック信号 (CLK) の負 (立ち下がり) のエッジで、J-K Flip-Flop ブロックは次の真理値表に従って、Q とその補数 !Q を出力します。この真理値表内の Qn-1 は、前のタイム ステップでの出力です。
メモ
J-K Flip-Flop ブロックは非ゼロの入力を true (1
) として扱います。
J | K | Q n | !Q n |
---|---|---|---|
0 | 0 | Q n-1 | !Q n-1 |
0 | 1 | 0 | 1 |
1 | 0 | 1 | 0 |
1 | 1 | !Q n-1 | Q n-1 |
J が 1 で K が 0 の場合、フリップフロップはセット状態に移行します (Qn が 1)。J が 0 で K が 1 の場合、フリップフロップはリセット状態に移行します (Qn が 0)。J と K の両方が 0 の場合、フリップフロップは前の状態のままとなります (Qn が Qn-1)。J と K の両方が 1 の場合、フリップフロップは切り替わります (Qn が Qn-1 の補数)。
boolean または double データ型としての論理信号
[boolean データ (対 double) として論理信号を処理] コンフィギュレーション パラメーター設定は、J-K Flip-Flop ブロックの入力データ型と出力データ型に影響します。このブロックは Combinatorial Logic ブロックを使用するマスク サブシステムであるためです。このコンフィギュレーション パラメーターの詳細については、boolean データ (対 double) として論理信号を処理を参照してください。
端子
入力
出力
パラメーター
バージョン履歴
R2008b で導入
参考
S-R Flip-Flop | Clock | D Latch | D Flip-Flop