S-R Flip-Flop

S-R フリップフロップのモデル化

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ライブラリ:
Simulink Extras / Flip Flops

説明

S-R Flip-Flop ブロックは、NOR ゲートを使用して作成された簡単なセットリセット フリップフロップをモデル化します。

S-R Flip-Flop ブロックには 2 つの入力 S および R (S はセットを意味し、R はリセットを意味する) と、2 つの出力 Q およびその補数 !Q があります。

S-R Flip-Flop ブロックの真理値表を以下に示します。この真理値表内の Q_n-1 は、前のタイム ステップでの出力です。

メモ

S-R Flip-Flop ブロックは非ゼロの入力を true (1) として扱います。

S	R	Q n	!Q n
0	0	Q n-1	!Q n-1
0	1	0	1
1	0	1	0
1	1	0	0

S が 1 で R が 0 の場合、フリップフロップはセット状態 (Q_n が 1) に移行します。R が 1 で S が 0 の場合、フリップフロップはリセット状態 (Q_n が 0) に移行します。S と R の両方が 0 の場合、フリップフロップは前の状態 (Q_n が Q_n-1) のままとなります。

ヒント

R と S がどちらも 1 になる状態は避けてください。この状態では、Q と !Q の両方が 0 になります。!Q が Q の補数でないため、この状態は未定義となります。この状態を処理するには、J-K Flip-Flop ブロックを検討してください。

boolean または double データ型としての論理信号

[boolean データ (対 double) として論理信号を処理] コンフィギュレーション パラメーター設定は、S-R Flip-Flop ブロックの入力データ型と出力データ型に影響します。このブロックは Combinatorial Logic ブロックを使用するマスク サブシステムであるためです。このコンフィギュレーション パラメーターの詳細については、boolean データ (対 double) として論理信号を処理を参照してください。

端子

入力

S — セット入力

スカラー

"セット" 入力。スカラー、ベクトル、または行列として指定します。

依存関係

S-R Flip-Flop ブロックが受け入れるデータ型は、[boolean データ (対 double) として論理信号を処理] コンフィギュレーション パラメーターの設定によって異なります。

• On — S-R Flip-Flop ブロックは boolean 型の実数のスカラー信号のみを受け入れる。

• Off — S-R Flip-Flop ブロックは boolean 型または double 型の実数のスカラー信号を受け入れる (いずれの入力も同じ型でなければならない)。

データ型: double | Boolean

R — リセット入力

スカラー

"リセット" 入力。スカラー、ベクトル、または行列として指定します。

依存関係

S-R Flip-Flop ブロックが受け入れるデータ型は、[boolean データ (対 double) として論理信号を処理] コンフィギュレーション パラメーターの設定によって異なります。

• On — S-R Flip-Flop ブロックは boolean 型の実数のスカラー信号のみを受け入れる

• Off — S-R Flip-Flop ブロックは boolean 型または double 型の実数のスカラー信号を受け入れる (いずれの入力も同じ型でなければならない)。

データ型: double | Boolean

出力

Q — 出力信号 Q

スカラー

入力と同じ次元とデータ型をもつ出力信号 Q。

データ型: double | Boolean

!Q — 出力信号 !Q

スカラー

入力と同じ次元とデータ型をもつ出力信号 !Q。

データ型: double | Boolean

パラメーター

初期条件 (Q の状態) — 出力 Q の初期値

0 (既定値) | スカラー

出力 Q の初期値を指定します。非ゼロの値は true (1) として扱われます。

プログラムでの使用

ブロック パラメーター: initial_condition

型: 文字ベクトル

値: スカラー

既定の設定: '0'

拡張機能

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

バージョン履歴

R2008b で導入

参考

J-K Flip-Flop | Clock | D Latch | D Flip-Flop