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bitand

説明

C = bitand(A,B) は、AB のビット単位の AND を返します。

C = bitand(A,B,assumedtype) は、AB のデータ型が assumedtype であると仮定します。

objout = bitand(netobj1,netobj2) は、.NET 列挙オブジェクト netobj1netobj2 のビット単位の AND を返します。

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論理 AND 演算の真理値表を作成します。

A = uint8([0 1; 0 1]);
B = uint8([0 0; 1 1]);
TTable = bitand(A, B)
TTable = 2x2 uint8 matrix

   0   0
   0   1

両方のビット単位入力が 1 の場合にのみ、bitand は 1 を返します。

MATLAB® は、2 の補数を使用して負の整数をエンコードします。たとえば、-5 に対する 2 の補数表現を求めるには、正のバージョンの数値のビット パターン (00000101) を使い、各ビットをスワップして (11111010)、結果に 1 を加算します (11111011)。

したがって、-5 (11111011) と 6 (00000110) のビット単位の AND は 2 (00000010) です。

a = -5;
bitget(a,8:-1:1,'int8')
ans = 1×8

     1     1     1     1     1     0     1     1

b = 6;
bitget(b,8:-1:1,'int8')
ans = 1×8

     0     0     0     0     0     1     1     0

c = bitand(a,b,'int8')
c = 2
bitget(c,8:-1:1,'int8')
ans = 1×8

     0     0     0     0     0     0     1     0

入力引数

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入力値。スカラー、ベクトル、行列または多次元配列として指定します。入力 AB は、同じサイズであるか、互換性のあるサイズでなければなりません (たとえば、AMN 列の行列で、B がスカラーまたは 1N 列の行ベクトル)。詳細については、基本的な演算で互換性のある配列サイズを参照してください。また、AB は、一方が double 型のスカラーでない限り、同じデータ型でなければなりません。

  • AB が double 配列で、assumedtype が指定されていない場合、MATLAB®AB を符号なし 64 ビット整数として扱います。

  • assumedtype が指定されている場合、AB のすべての要素は assumedtype の範囲内の整数値でなければなりません。

データ型: double | logical | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64

AB の想定されるデータ型。'uint64''uint32''uint16''uint8''int64''int32''int16' または 'int8' のいずれかを指定します。

  • AB が double 配列の場合、assumedtype には任意の有効な整数型を指定できますが、既定では 'uint64' が指定されます。

  • AB が整数型配列の場合、assumedtype にはそれと同じ整数型を指定しなければなりません。

データ型: char | string

.NET 列挙オブジェクトとして指定する入力値。入力引数として .NET 列挙オブジェクトを使用するには、Windows® のいずれかのバージョンが稼動していなければなりません。

bitand は、.NET 列挙から作成された MATLAB 列挙オブジェクトのインスタンス メソッドです。

出力引数

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ビット単位の AND の結果。配列として返されます。C のデータ型は A および B と同じです。

  • A または B のうち、一方が double 型のスカラーで、他方が整数型の場合、C は整数型になります。

.NET 列挙オブジェクトとして返される、ビット単位の AND の結果

拡張機能

C/C++ コード生成
MATLAB® Coder™ を使用して C および C++ コードを生成します。

GPU コード生成
GPU Coder™ を使用して NVIDIA® GPU のための CUDA® コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

R2006a より前に導入