クロックレート パイプライン DUT 出力端子の均衡化

出力の最大レイテンシ要件を満たしながら DUT 出力を同期する

R2022b 以降

モデル コンフィギュレーション ペイン: 最適化 / パイプライン

説明

出力の最大レイテンシ要件を満たしながら DUT 出力を同期します。ロジックを有効な信号インターフェイスと連動させるときに、ロジック パスと Valid 信号のパスの出力を一致させる場合は、このオプションを適用します。

依存関係

このパラメーターを有効にするには、[DUT 出力端子のクロックレート パイプラインを許可] チェック ボックスを選択します。

設定

Off (既定の設定) | On
On

DUT 出力を同期します。

Off

同期なしで可能な限り速やかに DUT 出力を生成します。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際に BalanceClockRateOutputPorts 設定を使用できます。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir', ... 
        'BalanceClockRateOutputPorts','on')

  • hdlset_param を使用する場合は、モデルでパラメーターを設定してから makehdl 関数を使用して HDL コードを生成する。

    hdlset_param('sfir_fixed','BalanceClockRateOutputPorts','on')
makehdl('sfir_fixed/symmetric_fir')

推奨設定

推奨なし。

プログラムでの使用

パラメーター: BalanceClockRateOutputPorts
型: 文字ベクトル
値: 'on' | 'off'
既定の設定: 'off'

バージョン履歴

R2022b で導入

参考

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