適応パイプライン

設計内のブロックにパイプライン レジスタを挿入し、使用面積を削減して、ターゲット FPGA デバイス上で達成可能なクロック周波数を最大にする

モデル コンフィギュレーション ペイン: 最適化 / パイプライン

説明

このパラメーターは、設計内のブロックにパイプライン レジスタを挿入し、使用面積を削減して、ターゲット FPGA デバイス上で達成可能なクロック周波数を最大にする場合に使用します。

依存関係

このパラメーターを指定するときは、[HDL コード生成] 、 [ターゲット] ペインで [合成ツール] を指定します。設計に乗算器がある場合は、適応パイプラインの挿入に [合成ツール] と [ターゲット周波数 (MHz)] を指定する。

設定

Off (既定の設定) | On
On

設計に適応パイプライン レジスタを挿入します。HDL Coder™ で適応パイプラインを挿入するには、合成ツールを指定する必要があります。

Off

適応パイプライン レジスタを挿入しません。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際に AdaptivePipelining 設定を使用できます。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir', ... 
                    'AdaptivePipelining','on')

  • hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。

    hdlset_param('sfir_fixed','AdaptivePipelining','on')
makehdl('sfir_fixed/symmetric_fir')

推奨設定

推奨なし。

プログラムでの使用

パラメーター: AdaptivePipelining
型: 文字ベクトル
値: 'on' | 'off'
既定の設定: 'off'

バージョン履歴

R2016b で導入

参考

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