MATLAB および Simulink トレーニング

コースの詳細

この2日間のコースでは、HDL Coder™ と HDL Verifier™ を使用して Simulink®モデルから HDL コードを生成し、 検証する方法について学びます。

  • HDL コード生成のための Simulink モデルの準備
  • 固定小数点の精度のコントロール
  • マルチレート モデル用の HDL コード生成
  • 生成された HDL コードの最適化
  • ネイティブ浮動小数点の使用
  • 外部 HDL コードと生成された HDL のインターフェイス
  • HDL の検証とコシミュレーション

1日目


HDL コード生成のための Simulink モデルの準備

目的: HDL コード生成用に Simulink モデルを準備します。シンプルなモデルに対して最適化をせずに、HDL コードおよびテストベンチを生成します。

  • HDL コード生成のための Simulink モデルの準備
  • HDL コードの生成
  • テスト ベンチの生成
  • 生成された HDL コードを HDLシミュレーターで検証

固定小数点の精度のコントロール

目的: 生成された HDL コードとモデル上の Simulink ブロックが対応していることを確認します。 固定小数点ツールを使用して固定小数点の精度を決定します。

  • 固定小数点のスケーリングと継承
  • 固定小数点ツール (FPT) のワークフロー
  • 固定小数点ツールの使用
  • コマンド ライン インターフェイス

マルチレート モデル用の HDL コード生成

目的: マルチレート モデル用の HDL コードを生成する方法について学びます。。

  • HDL コードを生成するためのマルチ レート モデルの準備
  • 単一および複数クロック ピンを使用した HDL コードの生成
  • クロック ドメイン クロッシングに使用される手法の理解と適用

2日目


生成された HDL コードの最適化

目的: 設計のタイミング要件に合わせるためにパイプラインを使用したり、面積最適化のために特定のハードウェア実装や共有リソースを使用する方法について学びます。

  • HDL ワークフロー アドバイザーによる HDL コード生成
  • パイプライン化によるタイミング要件の達成
  • 互換性のある Simulink ブロック用の特定ハードウェア実装の選択
  • サブシステム内での FPGA/ASIC リソースの共有
  • 最適化された HDL コードがビットトゥルーでサイクルアキュ レートであることの検証
  • FPGA 上の専用ハードウェア リソースへの Simulink ブロックのマッピング

ネイティブ浮動小数点の使用

目的: 浮動小数点値と演算を HDL コード内に実装する方法について学びます。

  • ネイティブ浮動小数点を使用する理由と状況
  • HDL Coder がターゲットに依存しない HDL コードを生成するしくみ
  • 固定小数点と浮動小数点の例
  • 固定小数点と浮動小数点の統合
  • 最適化

外部 HDL コードと生成された HDL のインターフェイス

目的: 手作業で作成したコードとベンダーパーティ IP を統合する方法について学びます。

  • HDL コード生成の制御
  • 外部 HDL コードとのインターフェイス
  • コードの可読性の向上

HDL の検証とコシミュレーション

目的: Simulink モデル上で HDL シミュレータを使用して HDL コードを検証します。

  • HDL Coder で生成された HDL コードを検証
  • 手書きの HDL Coder を " ゴールデン モデル" と比較
  • HDL コードを Simulink に組み込んでシミュレーション

レベル: 上級

必要条件:

期間: 2 日間

言語: English, 한국어

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