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Assertion

信号がゼロかどうかのチェック

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ライブラリ:
Simulink / Model Verification
HDL Coder / Model Verification

説明

Assertion ブロックは、入力の信号の要素が 0 かどうかを確認します。すべての要素が非ゼロであった場合、アサーションは true (1) であり、ブロックは処理を行いません。そうでない場合、既定の設定ではブロックはシミュレーションを停止してエラー メッセージを返します。

例

メッセージを使用して通信する温度制御システム

部屋にあるサーモスタットからのメッセージを処理し、メッセージを使用してさまざまな受信側と制御コマンドをやり取りすることによる室温の分散制御。

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端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

アサーション チェックへの入力信号。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

パラメーター

アサーションを有効にする — チェックを有効化または無効化

on (既定値) | off

このパラメーターをオフにすると、ブロックが無効になり、モデルはこのブロックが存在しない場合と同じ動作をします。すべての検証ブロックを有効または無効にするには、このオプションの設定にかかわらず、[コンフィギュレーション パラメーター] ウィンドウへ移動し、[診断] 、 [データ有効性] をクリックして [詳細設定パラメーター] セクションを展開し、[Model Verification ブロックを有効にする] を Enable all または Disable all に設定します。

プログラムでの使用

パラメーター: enabled

型: string スカラーまたは文字ベクトル

値: "on" | "off"

既定の設定: "on"

アサーションの失敗時のシミュレーション コールバック (オプション) — アサーションが失敗したときに評価する式

"" (既定値) | MATLAB 式

アサーションが失敗したときに評価する MATLAB^® 式を指定します。式は MATLAB ワークスペースで評価されるため、そのワークスペース内の式に使用されるすべての変数を定義します。

依存関係

このパラメーターを有効にする場合は、[アサーションを有効にする] パラメーターを選択します。

プログラムでの使用

パラメーター: callback

型: string スカラーまたは文字ベクトル

既定の設定: ""

アサーションが失敗したときにシミュレーションを中止 — チェックに失敗したときにシミュレーションを停止するかどうか

on (既定値) | off

チェックに失敗したときにシミュレーションを停止するには、このパラメーターをオンにします。このパラメーターをオフにすると、警告が表示され、シミュレーションは続行されます。

プログラムでの使用

パラメーター: stopWhenAssertionFail

型: string スカラーまたは文字ベクトル

値: "on" | "off"

既定の設定: "on"

サンプル時間 (継承は -1) — サンプルの間隔

-1 (既定値) | スカラー | ベクトル

サンプルの時間間隔を指定します。サンプル時間を継承するには、このパラメーターを -1 に設定します。詳細については、サンプル時間の指定を参照してください。

依存関係

このパラメーターは、-1 以外の値に設定した場合にのみ表示されます。詳細は、サンプル時間が推奨されないブロックを参照してください。

プログラムでの使用

ブロック パラメーター: SampleTime

型: string スカラーまたは文字ベクトル

既定の設定: "-1"

ブロックの特性

データ型	Boolean | double | fixed point | half | integer | single
直達	いいえ
多次元信号	はい
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

Simulink^® Coder™ で生成されたコードによる Model Verification ブロックの処理方法の詳細については、デバッグ用のモデルの構成 (Simulink Coder)を参照してください。

量産コードには推奨されません。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

アーキテクチャ	説明
No HDL	このブロックには HDL コードを生成しないでください。

HDL ブロック プロパティ

PreserveUpstreamLogic

接続されていないロジックの削除を制御します。既定の設定は off です。つまり、接続されていないロジックは HDL コードで維持されません。詳細については、PreserveUpstreamLogic (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Check Dynamic Lower Bound | Check Dynamic Upper Bound | Check Static Lower Bound | Check Static Upper Bound