Check Dynamic Upper Bound

ある信号が別の信号より常に大きいかどうかのチェック

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ライブラリ:
Simulink / Model Verification
HDL Coder / Model Verification

説明

Check Dynamic Upper Bound ブロックは、基準信号 max が各タイム ステップでの入力信号 u の振幅より大きいかどうかをチェックし、比較後にアサーションを実行します。max が u より大きい場合、アサーションは true (1) であり、ブロックは処理を行いません。そうでない場合、既定の設定ではブロックはシミュレーションを停止してエラー メッセージを返します。

入力信号はスカラー、ベクトル、または行列になります。両方の入力信号はデータ型が同じでなければなりません。ブロックは、信号によって異なる方法で u の値を max と比較します。

• スカラーをベクトルまたは行列と比較する場合、ブロックはスカラー信号を非スカラー信号の各要素と比較します。

• ベクトル信号または行列信号を別のベクトル信号または行列信号と比較する場合、ブロックは信号を要素単位でチェックします。

• 入力信号および範囲が両方ともベクトルまたは行列であるモデルの場合、入力信号および範囲は次元が同じでなければなりません。

例

Check Dynamic Upper Bound ブロックによる信号の上限のチェック

Check Dynamic Upper Bound ブロックを使用して、入力信号がシミュレーション中に変化する上限を上回るかどうかをチェックできます。

この例では、Check Dynamic Upper Bound ブロックは、u 端子の Step ブロックからのテスト済み入力信号の値を max 端子の Sine Wave ブロックと比較します。Check Dynamic Upper Bound ブロックは、max 端子の信号の値がテスト済み入力信号の値より大きいかどうかをチェックします。そうである場合、ブロックは true (1) をアサートします。Check Dynamic Upper Bound ブロックの [アサーション信号の出力] パラメーターが選択されているため、ブロックはアサーション値を出力します。シミュレーションを実行し、モデルの出力を観察します。

Sine Wave ブロックの値が Step ブロックの値よりも大きいため、シミュレーションの開始時に Check Dynamic Upper Bound ブロックは 1 を出力します。3.14 の時点で、正弦波は 0 未満に減少し、Step ブロックの値が正弦波を超えます。Check Dynamic Upper Bound ブロックはこの変化を認識し、0 を出力します。

5 の時点で、Step ブロックは 0.5 の値を出力しますが、これは正弦波より大きいままです。Step ブロックの値は時間が 6.81 に達するまで正弦波より大きいままです。Check Dynamic Upper Bound ブロックはこの変化を認識し、アサーションはパスします。正弦波が Step ブロックの値を下回り、時間が 8.90 に達するまで、出力は 1 のままです。

端子

入力

max — 範囲チェックの上限

スカラー | ベクトル | 行列

入力信号 u の振幅をブロックでチェックする範囲の下限を指定する信号。信号のデータ型と次元は u と同じでなければなりません。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

u — 範囲についてチェックされる入力信号

スカラー | ベクトル | 行列

min で指定された下限についてチェックされる入力信号。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

出力

Port_1 — アサーション出力信号

スカラー

アサーションが成功した場合は true (1)、アサーションが失敗した場合は false (0) になる出力信号。[コンフィギュレーション パラメーター] ウィンドウで、[数学とデータ型] セクションの [詳細設定パラメーター] の下で [boolean データとして論理信号を処理] を選択すると、出力のデータ型は Boolean になります。それ以外の場合、信号のデータ型は double です。

依存関係

この出力端子を有効にするには、[アサーション信号の出力] パラメーターのチェック ボックスをオンにします。

データ型: double | Boolean

パラメーター

アサーションを有効にする — チェックを有効化または無効化

on (既定値) | off

このパラメーターをオフにすると、ブロックが無効になり、モデルはこのブロックが存在しない場合と同じ動作をします。すべての検証ブロックを有効または無効にするには、このオプションの設定にかかわらず、[コンフィギュレーション パラメーター] ウィンドウへ移動し、[診断] 、 [データ有効性] をクリックして [詳細設定パラメーター] セクションを展開し、[Model Verification ブロックを有効にする] を Enable all または Disable all に設定します。

プログラムでの使用

パラメーター: enabled

型: string スカラーまたは文字ベクトル

値: "on" | "off"

既定の設定: "on"

アサーションの失敗時のシミュレーション コールバック (オプション) — アサーションが失敗したときに評価する式

"" (既定値) | MATLAB 式

アサーションが失敗したときに評価する MATLAB^® 式を指定します。式は MATLAB ワークスペースで評価されるため、そのワークスペース内の式に使用されるすべての変数を定義します。

依存関係

このパラメーターを有効にする場合は、[アサーションを有効にする] パラメーターを選択します。

プログラムでの使用

パラメーター: callback

型: string スカラーまたは文字ベクトル

既定の設定: ""

アサーションが失敗したときにシミュレーションを中止 — チェックに失敗したときにシミュレーションを停止するかどうか

on (既定値) | off

チェックに失敗したときにシミュレーションを停止するには、このパラメーターをオンにします。このパラメーターをオフにすると、警告が表示され、シミュレーションは続行されます。

プログラムでの使用

パラメーター: stopWhenAssertionFail

型: string スカラーまたは文字ベクトル

値: "on" | "off"

既定の設定: "on"

アサーション信号の出力 — 出力信号を作成

off (既定値) | on

出力端子を有効にするには、このパラメーターを選択します。

プログラムでの使用

パラメーター: export

型: string スカラーまたは文字ベクトル

値: "on" | "off"

既定の設定: "off"

アイコン タイプの選択 — アイコン タイプの選択

グラフィックス (既定値) | テキスト

ブロック アイコンのスタイルを指定します。[graphic] オプションを選択した場合は、アサート条件のグラフィカル表現がアイコン上に表示されます。[text] オプションを選択した場合は、アサート条件を表す数式が表示されます。

プログラムでの使用

パラメーター: icon

型: string スカラーまたは文字ベクトル

値: "graphic" | "text"

既定の設定: "graphic"

ブロックの特性

データ型	Boolean | double | enumerated | fixed point | half | integer | single
直達	いいえ
多次元信号	はい
可変サイズの信号	いいえ
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

Simulink^® Coder™ で生成されたコードによる Model Verification ブロックの処理方法の詳細については、デバッグ用のモデルの構成 (Simulink Coder)を参照してください。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

アーキテクチャ	説明
No HDL	このブロックには HDL コードを生成しないでください。

HDL ブロック プロパティ

PreserveUpstreamLogic

接続されていないロジックの削除を制御します。既定の設定は off です。つまり、接続されていないロジックは HDL コードで維持されません。詳細については、PreserveUpstreamLogic (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Check Dynamic Lower Bound | Check Dynamic Range