クロック、リセット、およびイネーブル信号

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クロック、リセット、およびイネーブル信号

クロック、リセット、イネーブルの駆動

コシミュレーションでモデルに内部刺激を適用する立ち上がりエッジまたは立ち下がりエッジのクロック、リセット、またはクロックイネーブル信号を作成できます。これらの信号は次の方法で追加できます。

Simulink ブロックを使用して信号を追加する
HDL コシミュレーションブロックのクロックペインでオプションのクロックを作成する
力コマンドを追加して信号を駆動する
これらの信号を HDL コードに直接実装します。モデルがはるかに大きな HDL 設計の一部である場合、ユーザー (または大規模なモデル設計者) は、これらの信号を Verilog^® または VHDL^® ファイルに実装することを選択できます。ただし、その実装はこのドキュメントの範囲を超えています。詳細については、HDL リファレンスを参照してください。

Simulink ブロックを使用して信号を追加する

Simulink^® ブロックを使用して、Simulink モデルに立ち上がりエッジまたは立ち下がりエッジのクロック、リセット、またはクロックイネーブル信号を追加します。モデルにブロックを追加する手順については、『Simulink ユーザーガイドおよびリファレンス』を参照してください。

次の例の抜粋では、網掛けされた領域に、複数の HDL Cosimulation ブロックモデルへの入力としてクロック、リセット、およびクロックイネーブル信号が表示されています。これらの信号は、2 つの Simulink データ型変換ブロックと定数ソースブロックを使用して作成され、「Manchester Receiver Subsystem」というラベルの付いた HDL コシミュレーションブロックに接続されます。

HDL コシミュレーションブロックのクロックペインでオプションのクロックを作成する

メモ

ModelSim^® および Xcelium™ ユーザーのみ対象です。

ブロック定義でクロックを指定すると、Simulink は指定された HDL 信号を駆動する立ち上がりエッジまたは立ち下がりエッジのクロックを作成します。

Simulink は、50% のデューティサイクルと、立ち下がりエッジの場合に反転される定義済みの位相を持つクロックを作成しようとします。該当する場合、Simulink は、奇数の Simulink サンプル時間に対応するためにデューティサイクルを低下させます。最悪の場合、サンプル時間 T=3 に対してデューティサイクルは 66% になります。

Timescales ペインを相対タイミングモードまたは絶対タイミングモードのどちらに設定した場合でも、クロック周期には次の制限が適用されます。

明示的なクロック周期を指定する場合は、2 解像度単位 (ティック) 以上のサンプル時間を入力する必要があります。
クロック周期 (明示的に指定されているかデフォルトになっているかに関係なく) が偶数でない場合、Simulink は 50% のデューティサイクルを作成できないため、HDL Verifier™ ソフトウェアは

$c l o c k p e r i o d / 2$
(最も近い整数に切り捨て) で立ち下がりエッジを作成します。

相対タイミングモードと絶対タイミングモードの計算の詳細については、Simulink と HDL シミュレータのタイミング関係の定義を参照してください。

次の図は、Simulink サンプル時間が T=10、HDL シミュレータの解像度制限が 1 ns の立ち上がりエッジクロックと立ち下がりエッジクロックを含むタイミング図を示しています。この図は、これらのタイミングパラメータが与えられた場合、クロックのデューティサイクルが 50% であることも示しています。

Timing diagram with Simulink Sample time of 10, and HDL simulator resolution of 1ns.

クロックを作成するには、次の手順を実行します。

HDL シミュレーターで、ブロックで定義する予定のクロック信号パス名を決定します。これを行うには、「HDL 信号をブロックポートにマップする」の手順 1 でポートの信号パス名を決定するために説明したのと同じ方法を使用できます。
[ブロックパラメータ] ダイアログボックスの [Clocks] タブを選択します。
新しいクロック信号を追加するには、New をクリックします。
デフォルトのクロック信号名 (/top/clk) をダブルクリックして、Full HDL Name 列の下のテーブルでクロック信号パス名を直接編集します。次に、HDL シミュレータパス名構文を使用して新しいクロックを指定します。Simulink テストベンチコシミュレーション用の HDL 信号/ポートとモジュールパスを指定するを参照してください。
HDL シミュレーターは、Clocks ペインでベクトル信号をサポートしていません。信号は 1 と 0 の値を持つ論理型である必要があります。
クロックが立ち上がりエッジ信号を生成するか、立ち下がりエッジ信号を生成するかを指定するには、Active Clock Edge リストから Rising または Falling を選択します。
Period フィールドはクロック周期を指定します。デフォルト (2) を受け入れるか、Period フィールドをダブルクリックして目的のクロック周期を明示的に入力して上書きします。
Period フィールドを偶数として指定します。最小値は 2 です。
クロック信号の編集が完了したら、Apply をクリックして、変更内容を Simulink に登録します。

次のダイアログボックスは、HDL Cosimulation ブロックの立ち上がりエッジクロック clk をデフォルトの周期 2 で定義します (Xcelium で使用する場合の例を示します)。

HDL Cosimulation block mask, open on the Clocks tab. The default period for clk is set to 10, and the active clock edge is set to rising.

力コマンドを追加して信号を駆動する

クロック、リセット、およびイネーブル信号は、次の 2 つの方法のいずれかで駆動できます。

Simulation ペインに強制コマンドを追加する (ModelSim および Xcelium ユーザーのみ)
HDL Verifier HDLシミュレータ起動コマンド（vsimまたはnclaunch）のいずれかとforceコマンドを使用して信号を駆動することにより

例: HDLコシミュレーションブロックシミュレーションペインに入力されたforceコマンド

以下は、Xcelium で使用するために HDL コシミュレーションブロックの Simulation ペインに強制コマンドを入力する例です。

以下は、ModelSim で使用するために HDL コシミュレーションブロックの Simulation ペインに強制コマンドを入力する例です。

例: HDL Verifier HDL シミュレータ起動コマンドで使用される force コマンド

vsim 関数と強制コマンド (ModelSim ユーザー):

vsim('tclstart', {'force /iqconv/clk 0 0, 1 5 ns -repeat 10 ns', 
                  'force /iqconv/reset 1 0 ns, 0 8 ns'});

nclaunch 関数と強制コマンド (Xcelium ユーザー):

nclaunch('tclstart',['-input "{force iqconv.clk 0 -after 5ns -repeat 10ns}"',
                     '-input "{force iqconv.reset 1 -after 0ns 0 -after 8ns}"',]);