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出力データ型

モデルの出力端子の HDL データ型

モデル コンフィギュレーション ペイン: グローバル設定 / 端子

説明

モデルの出力端子の HDL データ型を指定します。

依存関係

このオプションは、ターゲット言語 ([言語] オプションで指定) が VHDL^® の場合に有効になります。

設定

入力データ型と同じ (既定値) | std_logic_vector | 符号付き/符号なし

VHDL については、以下のオプションがあります。

既定の設定: 入力データ型と同じ

入力データ型と同じ

モデルの出力端子が [入力データ型] で指定されたデータ型と同じ型になるように指定します。

std_logic_vector

VHDL の STD_LOGIC_VECTOR 型を出力端子のデータ型として指定します。

符号付き/符号なし

VHDL の SIGNED 型または UNSIGNED 型を出力端子のデータ型として指定します。

Verilog^® および SystemVerilog の場合、オプションは次のとおりです。

既定の設定: wire

生成された Verilog および SystemVerilog コード内では、すべての端子のデータ型は 'wire' であり、変更できません。したがって、ターゲット言語が Verilog または SystemVerilog の場合は [出力データ型] は無効になります。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

推奨設定

推奨設定なし。

プログラムでの使用

パラメーター: OutputType

型: 文字ベクトル

値: (VHDL の場合)'std_logic_vector' | 'signed/unsigned'、(Verilog の場合) 'wire'

既定の設定: プロパティが指定されていない場合、出力端子は InputType で指定されたデータ型と同じ型をもちます。

バージョン履歴

R2012a で導入