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RAM へのパイプライン遅延のマッピング

生成される HDL コードのパイプライン レジスタを RAM にマッピング

モデル コンフィギュレーション ペイン: 最適化

説明

生成された HDL コードのパイプライン レジスタを RAM にマッピングします。パイプラインやリソース共有といった特定の速度または面積の最適化、あるいは指定する特定のブロック実装は、生成された HDL コードにパイプライン レジスタを挿入する可能性があります。これらのパイプライン レジスタを RAM にマッピングすることで、ターゲット デバイスの面積を節約できます。

設定

Off (既定の設定) | On
On

生成された HDL コードのパイプライン レジスタを RAM にマッピングします。これらのレジスタをブロック RAM にマッピングするには、RAM サイズは RAM マッピングのしきい値 (ビット単位) 以上でなければなりません。遅延の合計 RAM サイズを計算するには、次の式を使用します。 

RAMSize = Delay length * Word length * Vector length * Complexity
Complexity は、複素数データ型の場合は 2、実数データ型の場合は 1 です。

Off

生成された HDL コードのパイプライン レジスタを RAM にマッピングしません。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際に MapPipelineDelaysToRAM 設定を有効にできます。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir', ... 
        'MapPipelineDelaysToRAM','on')

  • hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。

    hdlset_param('sfir_fixed','MapPipelineDelaysToRAM','on')
makehdl('sfir_fixed/symmetric_fir')

推奨設定

推奨なし。

プログラムでの使用

パラメーター: MapPipelineDelaysToRAM
型: 文字ベクトル
値: 'on' | 'off'
既定の設定: 'off'

バージョン履歴

R2016a で導入

参考

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