HDL FIFO
入力サンプルのシーケンスを先入れ先出しレジスタに格納する
ライブラリ:
HDL Coder /
HDL RAMs
説明
HDL FIFO ブロックは、入力サンプルのシーケンスを先入れ先出し (FIFO) レジスタに格納します。ブロックは書き込まれた順序と同じ順序でデータを出力します。[Push] および [Pop] 入力端子を使用して、FIFO 操作を制御できます。両方の制御信号が同じタイム ステップでアサートされると、ブロックはプッシュ操作の前にポップ操作を実行します。
HDL FIFO ブロックは、機能的にも動作的にもハードウェア プラットフォーム上の FIFO ユニットに似ています。内部的には、このブロックは Simple Dual Port RAM System ブロックを使用します。このブロックを使用して、ほとんどの FPGA デバイス上の RAM リソースにマッピングする HDL コードを生成できます。
例
Map HDL FIFO Blocks to UltraRAM Resources on FPGA
Generate HDL code with synthesis attributes that enable UltraRAM inference for an HDL FIFO block on an FPGA.
制限
HDL FIFO ブロックの FPGA ビットストリームを作成した場合、ブロック内の FIFO レジスタはグローバルなリセット ロジックでリセットされません。FIFO レジスタをリセットするには、リセット ロジックを実装する必要があります。
HDL FIFO ブロックでは連続サンプル時間はサポートされません。HDL FIFO ブロックへの入力には離散サンプル時間を指定する必要があります。
端子
入力
出力
パラメーター
アルゴリズム
次の図は、書き込み操作を示しています。書き込み操作では、[Push] 入力端子がイネーブル信号として機能します。図では、[write_en] がこの信号を示しています。
[write_en] 信号が 0 のときは、ブロックは FIFO にデータを書き込まず、[Empty] フラグをアサートします。
[write_en] が 1 になると、ブロックは次のタイム ステップで入力端子 [In] の [din] 信号を FIFO レジスタの末尾にプッシュします。[Num] 信号は、FIFO レジスタ内のデータ エントリの数を示します。FIFO にデータを書き込むたびに、[Num] 信号が 1 ずつインクリメントされます。タイム ステップ 6 で [write_en] が 1 になっています。次のタイム ステップ 7 でデータが FIFO に書き込まれます。[Num] 信号が 1 だけインクリメントされ、[Empty] フラグがデアサートされます。
この FIFO は、[レジスタ サイズ] パラメーターで指定されたレジスタ サイズを使用します。既定では、レジスタ サイズは 10 です。図では、[Num] 信号がタイム ステップ 34 で 10 になると、[Full] 信号がアサートされます。[Full] 信号が 1 になった後、FIFO にエントリをさらに書き込むと、ブロックから警告が生成されます。
次の図は、読み取り操作を示しています。読み取り操作では、[Pop] 入力端子がイネーブル信号として機能します。図では、[read_en] がこの信号を示しています。
図では、[read_en] 信号がタイム ステップ 34 で 1 になると、[dout] 信号は次のタイム ステップ 35 で FIFO の最も古いエントリを出力します。タイム ステップ 35 で FIFO からデータを読み取った時点で、[Full] フラグがデアサートされ、[Num] 信号が 1 だけデクリメントされます。
[Num] 信号が 0 になると、[Empty] 信号がアサートされます。[Empty] 信号が 0 になった後、FIFO からエントリをさらに読み取ると、ブロックから警告が生成されます。
次の図は、[モード] パラメーターを FWFT に設定した場合の書き込み操作を示しています。書き込み操作では、[Push] 入力端子がイネーブル信号として機能します。図では、[write_en] がこの信号を示しています。
[write_en] 信号が 0 のときは、ブロックは FIFO にデータを書き込まず、[Empty] フラグをアサートします。
[write_en] が 1 になると、ブロックは次のタイム ステップで入力端子 [In] の [din] 信号を FIFO レジスタの末尾にプッシュします。[Num] 信号は、FIFO レジスタ内のデータ エントリの数を示します。FIFO にデータを書き込むたびに、[Num] 信号が 1 ずつインクリメントされます。タイム ステップ 6 で [write_en] が 1 になっています。次のタイム ステップ 7 でデータが FIFO に書き込まれます。[Num] 信号が 1 だけインクリメントされ、[Empty] フラグがデアサートされます。
FIFO は、[レジスタ サイズ] パラメーターで指定されたレジスタ サイズを使用します。既定では、レジスタ サイズは 10 です。図では、[Num] 信号がタイム ステップ 43 で 13 になると、[Full] 信号がアサートされます。FWFT モードでは、FIFO は指定されたサイズを超えてさらに 3 つの値を格納できます。[Full] 信号が 1 になった後、FIFO にエントリをさらに書き込むと、ブロックから警告が生成されます。
次の図は、[モード] パラメーターを FWFT に設定した場合の読み取り操作を示しています。読み取り操作では、[Pop] 入力端子がイネーブル信号として機能します。図では、[read_en] がこの信号を示しています。
FWFT モードでは、FIFO に書き込んだ最初の語が出力信号 [Out] に送られます。
この図では、[read-en] はタイム ステップ 42 で 1 になり、FIFO はタイム ステップ 9 で最初の語の [dout] を読み取っています。この機能を使用すると、FIFO に書き込まれた最初の語を先読みして確認できます。
[Num] 信号が 0 になると、[Empty] 信号がアサートされます。[Empty] 信号が 0 になった後、FIFO からエントリをさらに読み取ると、ブロックから警告が生成されます。
