クロック イネーブルの入力端子

クロック イネーブルの入力端子の名前

モデル コンフィギュレーション ペイン: グローバル設定

説明

生成される HDL コードにおけるクロック イネーブルの入力端子の名前を指定します。

設定

clk_enable (既定値) | 文字ベクトル

既定の設定: clk_enable

生成された HDL コードにクロック イネーブル入力端子名を文字ベクトルとして入力します。

たとえば、生成するサブシステム 'filter_clock_enable' に filter_subsys を指定する場合、生成されたエンティティ宣言は次のようになります。

ENTITY filter_subsys IS
   PORT( clk                 :  IN  std_logic;
         filter_clock_enable :  IN  std_logic;
         reset               :  IN  std_logic;
         filter_subsys_in    :  IN  std_logic_vector (15 DOWNTO 0);
         filter_subsys_out   :  OUT std_logic_vector (15 DOWNTO 0);
         );
END filter_subsys;

クロック イネーブル入力信号はアクティブ High (1) としてアサートされます。したがって、生成されたエンティティのレジスタが更新されるためには、入力値は High でなければなりません。

VHDL®、Verilog®、または SystemVerilog の予約語を指定すると、コード ジェネレーターによって有効な VHDL、Verilog、または SystemVerilog の識別子を形成する予約語接尾辞文字列が付加されます。たとえば、予約語の signal を指定すると、その結果として名前の文字列は signal_rsvd となります。

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際にこのプロパティを指定できます。

  • プロパティを引数として関数 makehdl に渡す。

    makehdl('sfir_fixed/symmetric_fir', ... 
        'ClockEnableInputPort','clken')

  • hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。

    hdlset_param('sfir_fixed','ClockEnableInputPort','clken')
makehdl('sfir_fixed/symmetric_fir')

推奨設定

推奨設定なし。

プログラムでの使用

パラメーター: ClockEnableInputPort
型: 文字ベクトル
値: ターゲット言語の有効な識別子
既定の設定: 'clk_enable'

バージョン履歴

R2012a で導入

参考

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