クロックエッジ

アクティブなクロックエッジ

モデルコンフィギュレーションペイン: グローバル設定

説明

生成された HDL コードで Verilog^® または SystemVerilog always ブロック、または VHDL^® process ブロックをトリガーするアクティブなクロックエッジを指定します。

立ち上がり (既定値) | 立ち下がり

既定の設定: 立ち上がり。

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、次のいずれかの方法を使用して sfir_fixed モデル内の symmetric_fir サブシステムの HDL コードを生成する際にこのプロパティを指定できます。

hdlset_param を使用してモデルのパラメーターを設定する。次に、makehdl を使用して HDL コードを生成する。
```
hdlset_param('sfir_fixed','ClockEdge','Falling')
makehdl('sfir_fixed/symmetric_fir')
```
プロパティを引数として関数 makehdl に渡す。
```
makehdl('sfir_fixed/symmetric_fir','ClockEdge','Falling')
```