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HDL Coder

FPGA および ASIC の設計のための VHDL コードと Verilog コードの生成

HDL Coder™ は MATLAB® 関数、Simulink® モデルおよび Stateflow® チャートから移植と合成が可能な Verilog® コードと VHDL® コードを生成することで、FPGA、SoC、および ASIC 用の高位設計を可能にします。生成された HDL コードは FPGA プログラミング、ASIC のプロトタイピング、および量産設計で使用できます。

HDL Coder には、生成されたコードの Xilinx® ボード、Intel® ボードおよび Microchip ボードでのプロトタイピングを自動化したり、ASIC ワークフローおよび FPGA ワークフローの IP コアを生成したりするワークフロー アドバイザーが含まれています。合成前に、速度と面積の最適化を行い、クリティカル パスを強調表示し、リソースの使用率の推定を生成できます。HDL Coder では Simulink モデルと生成された Verilog コードおよび VHDL コード間のトレーサビリティが提供されており、DO-254 やその他の標準に沿った整合性の高いアプリケーションのためのコード検証が可能です。

HDL Coder 入門

HDL Coder の基礎を学ぶ

MATLAB からの HDL コード生成

MATLAB アルゴリズムからの HDL コードの生成

Simulink からの HDL コード生成

Simulink モデルからの HDL コードの生成

MATLAB からの SystemC コード生成

MATLAB アルゴリズムからの SystemC コードの生成

FPGA & SoC ハードウェアをターゲットにする

生成された HDL コードをターゲット ハードウェア プラットフォームに展開する

HDL Coder でサポートされているハードウェア

サードパーティ製ハードウェア (Intel、Microchip、Xilinx の FPGA ボードなど) のサポート

ツールの検定と認定

IEC 認定のための HDL Coder の検定