HDL Coder™ は MATLAB^® 関数、Simulink^® モデルおよび Stateflow^® チャートから移植と合成が可能な Verilog^® コードと VHDL^® コードを生成することで、FPGA、SoC、および ASIC 用の高位設計を可能にします。生成された HDL コードは FPGA プログラミング、ASIC のプロトタイピング、および量産設計で使用できます。

HDL Coder には、生成されたコードの Xilinx^® ボード、Intel^® ボードおよび Microchip ボードでのプロトタイピングを自動化したり、ASIC ワークフローおよび FPGA ワークフローの IP コアを生成したりするワークフロー アドバイザーが含まれています。合成前に、速度と面積の最適化を行い、クリティカル パスを強調表示し、リソースの使用率の推定を生成できます。HDL Coder では Simulink モデルと生成された Verilog コードおよび VHDL コード間のトレーサビリティが提供されており、DO-254 やその他の標準に沿った整合性の高いアプリケーションのためのコード検証が可能です。