General Multiplexed Deinterleaver

指定した遅延シフトレジスタを使用してシンボルの順序を復元

ライブラリ

Interleaving の Convolutional サブライブラリ

説明

General Multiplexed Deinterleaver ブロックは、General Multiplexed Interleaver ブロックを使用してインターリーブされたシーケンスの元の順序を復元します。

標準の使い方では、2 つのブロックのパラメーターは同じ値になります。その結果、[Interleaver delay] パラメーター、V が対応する "インターリーバー" で各シフトレジスタの遅延を指定し、デインターリーバーのシフトレジスタの遅延が実際には max(V)-V になるようにします。

このブロックは、実数または複素数のスカラーまたは列ベクトル入力信号を受け入れます。出力信号は入力信号と同じサンプル時間をもちます。

このブロックは、データ型 int8、uint8、int16、uint16、int32、uint32、boolean、single、double、および固定小数点を受け入れます。出力のデータ型は入力信号のデータ型と同じになります。

パラメーター

Interleaver delay (samples): 対応するインターリーバーの各シフトレジスタに適合するシンボルの数をリストするベクトル。このベクトルの長さは、シフトレジスタ数です。
Initial conditions: シミュレーションの開始時に各シフトレジスタを満たす値。

ペアブロック

General Multiplexed Interleaver

参考文献

[1] Heegard, Chris and Stephen B. Wicker. Turbo Coding. Boston: Kluwer Academic Publishers, 1999.

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ は、HDL の実装および合成ロジックに影響を与える、追加の構成オプションを提供します。

HDL のアーキテクチャ

General Multiplexed Deinterleaver ブロックの実装はシフトレジスタベースです。リセットロジックの生成を抑制する場合、実装パラメーター ResetType を none に設定します。

ResetType を none に設定した場合、リセットはシフトレジスタに適用されません。レジスタが完全に埋まっていない場合、初期位相中に、あるサンプル数で Simulink^® と生成コードの間の不一致が発生します。誤ったテストベンチエラーを避けるには、シフトレジスタを埋めるのに必要なサンプル数を確認します。それに応じて、[出力データのチェックを無視 (サンプル数)] オプションを設定します (コマンドラインインターフェイスを使用する場合は、IgnoreDataChecking プロパティをこの目的に使用できます)。

HDL のブロックプロパティ

ConstrainedOutputPipeline	設計内で既存の遅延を移動することによって出力に配置するレジスタの数。分散型パイプラインは、これらのレジスタを再分散しません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成コードに挿入する入力パイプラインステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成コードに挿入する出力パイプラインステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。
ResetType	リセットロジックの生成を抑制します。既定の設定は `[既定の設定]` であり、リセットロジックが生成されます。ResetType (HDL Coder)も参照してください。

バージョン履歴

R2006a より前に導入

参考

General Multiplexed Deinterleaver

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説明

パラメーター

ペア ブロック

参考文献

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

バージョン履歴

参考

オブジェクト

ブロック

トピック

ペアブロック

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。