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General CRC Syndrome Detector HDL Optimized

CRC を使用した入力データ内の誤りの検出 (HDL コード生成のための最適化)

ライブラリ

Communications Toolbox > Error Correction and Detection > CRC (commcrc2)

Communications Toolbox HDL Support > Error Correction and Detection > CRC (commhdlcrc)

説明

このハードウェア親和型 CRC 検出器のブロックはデータに対して巡回冗長検査 (CRC) を実行し、結果のチェックサムを、追加されたチェックサムと比較します。2 つのチェックサムが一致しない場合、ブロックはエラーをレポートします。フレーム全体を一度に処理する代わりに、このブロックはデータのサンプルストリームを付随する制御信号と共に受け入れて返します。制御信号は、サンプルの妥当性やフレームの境界を示します。より高いスループットを達成するため、このブロックは最大で CRC 長までのベクトルデータを受け入れ、並列なアーキテクチャを実装します。

信号属性

端子	方向	説明	データ型
`dataIn`	入力	メッセージデータおよびチェックサム。データは、バイナリ値のベクトルか、複数のビットを表すスカラー整数にすることができます。たとえば、ベクトル入力 [0 0 0 1 0 0 1 1] は uint8 入力 19 と等しくなります。データ幅は CRC の長さ以下でなければならず、CRC の長さはデータ幅の倍数でなければなりません。たとえば、CRC-CCITT/CRC-16 に対し有効なデータ幅は 16、8、4、2 および 1 です。	ベクトル: double または boolean スカラー: 符号なし整数 (uint8、uint16 または uint32) あるいは fixdt(0,N,0)
`startIn`	入力	チェックサムを含む、データフレームの先頭を示します。	boolean
`endIn`	入力	データフレームの終端を示します。	boolean
`validIn`	入力	入力データが有効であることを示します。	boolean
`dataOut`	Output	メッセージデータ。出力データは、入力データと同じ幅をもちます。	`dataIn` と同じ
`startOut`	出力	データフレームの先頭を示します。	boolean
`endOut`	出力	データフレームの終端を示します。	boolean
`validOut`	出力	出力データが有効であることを示します。	boolean
`err`	出力	`err` が大きい場合は、受信したデータが破損していることを示します (1)。	boolean

パラメーター

Polynomial

降べきの順で多項式を指定する double または boolean のベクトル。CRC の長さは、length(polynomial) – 1 です。既定値は、[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1] です。

Initial state

内部シフトレジスタの初期状態を指定する、CRC と長さの等しい double または boolean のスカラーかベクトル。既定値は 0 です。

Direct method

このパラメーターを選択すると、ブロックでは、CRC チェックサムの計算に直接アルゴリズムが使用されます。
このパラメーターを選択しない場合は、ブロックでは、CRC チェックサムの計算に非直接アルゴリズムが使用されます。

既定では、このパラメーターはオフです。

直接アルゴリズムと非直接アルゴリズムの詳細は、巡回冗長検査符号を参照してください。

Reflect input

入力データの幅は 8 の倍数でなければなりません。

このパラメーターを選択した場合、各入力バイトはシフトレジスタに入る前に反転します。
このパラメーターを選択しない場合は、メッセージデータはそのままシフトレジスタに渡されます。

既定では、このパラメーターはオフです。

Reflect CRC checksum

CRC の長さは 8 の倍数でなければなりません。

このパラメーターを選択した場合、チェックサムの各バイトは最終の XOR 段階に渡される前に反転します。
このパラメーターを選択しない場合、チェックサムの各バイトは変更されることなく最終の XOR 段階に渡されます。

既定では、このパラメーターはオフです。

Final XOR value

入力データに追加する前に、CRC チェックサムの XOR を行う際に使用する値。このパラメーターは、CRC と長さの等しい double または boolean のスカラーかベクトルにすることができます。既定値は 0 です。

アルゴリズム

ベクトルまたは整数入力を使用する場合、ブロックは並列 CRC アルゴリズムを実装します [1]。

最新の通信システムに高いスループットを提供するため、CRC アルゴリズムは、並列アーキテクチャを使用して実装されています。このアーキテクチャは、各 W 入力ビットに対して、CRC チェックサムの M ビットを再帰的に計算します。フレームの終わりに、メッセージに対して最終的なチェックサムの結果が付加されます。多項式の長さ M の場合、W ビットに対する並列での再帰的なチェックサムの計算は、次のようになります。

$X^{'} = F_{W} (\times) X (+) D .$

F_W は、M 行 M 列の行列であり、新しい入力ビットを使用した多項式の計算に対して現在の状態の要素を選択します。D は、M サンプルのベクトルであり、多項式に関連して順序付けられ、0 が付加された新しい入力ビットを提供します。(×) は、論理 AND を使用して実装されます。また、(+) は論理 XOR を使用して実装されます。

タイミングダイアグラム

この波形は、ストリーミングデータと、付随する 8 ビットバイナリベクトル入力を使用した CRC16 の制御信号を示しています。入力フレームは連続的であり、出力フレームでは検出器のブロックがチェックサムワードを削除するため、フレーム間の空白が表示されます。

この波形図は連続入力データを示しています。非連続データもサポートされます。

初期遅延

General CRC Syndrome Detector HDL Optimized ブロックでは出力にレイテンシが発生します。入力データが連続すると仮定して、このレイテンシは次の式で計算できます。

initialdelay = 3 * (CRC length/input data width) + 2

参照

[1] Campobello, Giuseppe, Giuseppe Patane, and Marco Russo. "Parallel CRC Realization." IEEE Transactions on Computers. Vol. 52, No. 10, October 2003, pp. 1312–1319.

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

量産コードには推奨されません。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ は、HDL の実装および合成ロジックに影響を与える、追加の構成オプションを提供します。

HDL のアーキテクチャ

このブロックは 1 つの既定の HDL アーキテクチャをもっています。

HDL のブロックプロパティ

ConstrainedOutputPipeline	設計内で既存の遅延を移動することによって出力に配置するレジスタの数。分散型パイプラインは、これらのレジスタを再分散しません。既定の設定は `0` です。詳細は、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成コードに挿入する入力パイプラインステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は `0` です。詳細は、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成コードに挿入する出力パイプラインステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は `0` です。詳細は、OutputPipeline (HDL Coder)を参照してください。

General CRC Syndrome Detector HDL Optimized

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説明

信号属性

パラメーター